CN1901168A - 薄膜晶体管阵列及其驱动电路的制造方法 - Google Patents

Abstract

一种薄膜晶体管阵列以及驱动电路的制造方法，包括：提供基板，并依次形成多晶硅层和第一导电类型的掺杂薄膜；执行第一光掩模工艺，形成多个岛状结构；执行第二光掩模工艺，在第一导电类型的掺杂薄膜中注入第二导电类型的掺杂区域；在所得结构上形成第一导体层，并执行第三光掩模工艺，形成源极和漏极以及存储电容器的下电极；在所得结构上形成第一介电层和第二导体层，并执行第四光掩模工艺，形成栅绝缘层和栅极的堆叠结构，同时形成存储电容器介电层和上电极；在所得结构上形成保护层，并执行第五光掩模工艺，形成暴露各个所述源极和漏极以及存储电容器上电极的开口；在所得结构上形成导电层，并执行第六光掩模工艺，形成导线和像素电极。

Description

薄膜晶体管阵列及其驱动电路的制造方法

本申请是第03101633.2号发明专利申请的分案申请。

技术领域

本发明涉及一种薄膜晶体管阵列及其驱动电路的制造方法，且特别是一种以六道光掩模工艺即可完成的薄膜晶体管阵列及其驱动电路的制造方法。

背景技术

针对多媒体社会的急速进步，多半受惠于半导体元件或人机显示装置的飞跃进步。就显示器而言，阴极射线管(Cathode Ray Tube，CRT)因具有优异的显示品质与其经济性，一直独占近年来的显示器市场。然而，对于个人在桌上操作多数终端机/显示器装置的环境，或是以环保的观点切入，若以节省能源的潮流加以预测阴极射线管因空间利用以及能源消耗上仍存在很多问题，而对于轻、薄、短、小以及低消耗功率的需求无法有效提供解决的方法。因此，具有高画质、空间利用效率佳、低消耗功率、无辐射等优越特性的薄膜晶体管液晶显示器(TFT-LCD)已逐渐成为市场的主流。

我们所熟知的薄膜晶体管大致上可分为非晶硅薄膜晶体管与多晶硅薄膜晶体管两种。低温多晶硅(LTPS)技术有别于一般传统的非晶硅(a-Si)技术，其电子迁移率可以达到200cm2/V-sec以上，因此可使薄膜晶体管的尺寸更小，具有增加显示器的开口率(aperture ratio)、减少功率消耗等功能。此外，低温多晶硅制造工艺可以将部份驱动电路随同薄膜晶体管制造工艺一并制造于基板上，大幅提升液晶显示面板的特性及可靠度，故制造成本大幅降低。

图1(A)至图1(H)绘示为已有薄膜晶体管阵列以及驱动电路制造工艺的剖面图。请参照图1A，首先提供一基板100，并于基板100上形成一多晶硅层(polysilicon layer)，接着以第一道光掩模工艺(Mask 1)定义此多晶硅层，以使其形成多个多晶硅材料的岛状结构102a、102b、102c。

岛状结构102a是用以形成薄膜晶体管(TFT)，而岛状结构102b以及岛状结构102c是用以形成驱动电路，如互补金属氧化物半导体(CMOS)。由于岛状结构102a是用以形成薄膜晶体管，故岛状结构102a通常是以阵列方式排列于基板100上，而岛状结构102b以及岛状结构102c则通常是配置于基板100的边缘或其他区域。

接着请参照图1(B)，于形成有岛状结构102a、102b、102c的基板100上依序形成一第一介电层104以及一导体层(图中未绘)。接着再以第二道光掩模工艺(Mask 2)定义此导体层，以于岛状结构102a、102b、102c上分别形成栅极106a、106b、106c，并于基板100的适当位置上形成存储电容器的下电极108。

接着请参照图1(C)，以第三道光掩模工艺(Mask 3)决定N+掺杂区域110、112的位置，以于岛状结构102a中形成N+掺杂区域110，而于岛状结构102c中形成N+掺杂区域112。其中，岛状结构102a中的N+掺杂区域110是分布于栅极106a的两侧，而岛状结构102c中的N+掺杂区域112则是分布于栅极106c的两侧。

接着请参照图1(D)，接着以第四道光掩模工艺(Mask 4)决定N-掺杂区域的位置，以于岛状结构102a中形成N-掺杂区域114，而于岛状结构102c中形成N-掺杂区域116。其中，岛状结构102a中的N-掺杂区域114是分布于栅极106a与N+掺杂区域110之间，而岛状结构102c中的N-掺杂区域116则是分布于栅极106c与N+掺杂区域112之间。

接着请参照图1(E)，以第五道光掩模工艺(Mask 5)决定P+掺杂区域的位置，以于岛状结构102b中形成P+掺杂区域118。其中，岛状结构102b中的P+掺杂区域110是分布于栅极106b的两侧。

接着请参照图1(F)，形成一第二介电层120覆盖于基板100上，接着以第六道光掩模工艺(Mask 6)定义第一介电层104以及第二介电层120，以决定第一介电层104以及第二介电层120的图案。

第一介电层104以及第二介电层120中具有开口122a、开口122b以及开口122c。其中，开口122a是将N+掺杂区域110暴露，开口122b是将P+掺杂区域118暴露，而开口122c则是将N+掺杂区域112暴露。

接着请参照图1(G)，形成一导体层(图中未绘)覆盖于第二介电层120上，接着再以第七道光掩模工艺(mask 7)定义上述的导体层以形成源极/漏极124。其中，源极/漏极124是藉由开口122a、开口122b以及开口122c而分别与N+掺杂区域110、P+掺杂区域118暴露以及N+掺杂区域112电性连接。

接着请参照图1(H)，形成一平坦层126覆盖于已形成有源极/漏极124的基板100上，接着再以第八道光掩模工艺(Mask 8)定义平坦层126，以决定平坦层126的图案。其中，平坦层126具有开口128，此开口128是用以将源极/漏极124a暴露。

在以第八道光掩模工艺(Mask 8)定义平坦层126之后，接着会形成一导电层(图中未绘)于基板100上，此导电层通常是氧化铟锡等透明材料。最后再以第九道光掩模工艺(Mask 9)定义上述的导电层，以形成像素电极130。

同样请参照图1(H)，由图1(H)左侧可以得知，岛状结构102c中的N-掺杂区域116及N+掺杂区域112、栅极106c以及源极/漏极124c是构成一N型金属氧化物半导体(NMOS)。岛状结构102b中的P+掺杂区域118、栅极106b以及源极/漏极124b是构成一P型金属氧化物半导体(PMOS)。而由上述N型金属氧化物半导体(NMOS)以及P型金属氧化物半导体(PMOS)即可构成一互补金属氧化物半导体(CMOS)，此互补金属氧化物半导体(CMOS)于面板上所扮演的角色为一内藏的驱动电路(driving circuit)，用以驱动图1H右侧薄膜晶体管(TFT)，进而控制像素的显示。

由图1(H)右侧可以得知，岛状结构102a中的N-掺杂区域110及N+掺杂区域114、栅极106a以及源极/漏极124a是构成一多晶硅型态的薄膜晶体管(Poly-TFT)。其中，薄膜晶体管藉由上述互补金属氧化物半导体(CMOS)的驱动来控制写入像素电极130的数据(data)。

图2绘示为已有薄膜晶体管阵列以及驱动电路的制作流程图。请参照图2，已有薄膜晶体管阵列以及驱动电路的制作流程主要是由定义多晶硅层S200、定义栅极&存储电容的下电极S202、定义N+掺杂区域S204、定义N-掺杂区域S206、定义P+掺杂区域S208、定义第一介电层的图案S210、定义源极/漏极&存储电容的上电极S212、定义第二介电层的图案S214，以及定义像素电极的图案S216等步骤所构成。

已有薄膜晶体管阵列及其驱动电路结构，在制作上所需的光掩模数目较多，通常需要八道(不包含N-掺杂区域114、116的制作)或是九道光掩模工艺才能够完成，使得制造工艺成本难以降低。此外，由于所需的光掩模数目较多，使得面板制作的时间无法有效缩短，且良率难以提升。

发明内容

本发明的目的是提出一种薄膜晶体管阵列及其驱动电路的制造方法，其仅需以六道光掩模工艺即可制作完成。

为达到本发明的上述目的，提出一种薄膜晶体管阵列以及驱动电路的制造方法，包括以下步骤：提供一基板，并依次形成多晶硅层和第一导电类型的掺杂薄膜；执行第一光掩模工艺，以对该多晶硅层和第一导电类型的掺杂薄膜构图，形成包括该多晶硅层和该第一导电类型的掺杂层的多个岛状结构，其中，该多个岛状结构包括用于形成薄膜晶体管阵列的第一岛状结构和用于形成驱动电路的第二岛状结构；执行第二光掩模工艺，以在至少一部分所述第二岛状结构的部分或全部区域上在第一导电类型的掺杂薄膜中注入第二导电类型的掺杂区域；在所得结构上形成第一导体层，并且执行第三光掩模工艺，以对该第一导体层构图，在各个岛状结构的该第一导电类型的掺杂薄膜、该第二导电类型的掺杂区域上分别形成源极和漏极，并在基板上形成存储电容器的下电极，并且在该第三光掩模工艺中，用同样的光掩模对位于该第一导体层下方的该第一导电类型的掺杂薄膜和第二导电类型的掺杂区域进行构图，从而该源极和该漏极与其下方的该第一导电类型的掺杂薄膜或第二导电类型的掺杂区域具有相同的图案；在所得结构上形成第一介电层和第二导体层，并执行第四光掩模工艺，以对该第一介电层和该第二导体层构图，在各个岛状结构的该多晶硅层之上形成栅绝缘层和栅极的堆叠结构，同时，在对应于所述存储电容器的下电极的位置形成存储电容器介电层和上电极；在所得结构上形成保护层，并执行第五光掩模工艺，以对该保护层构图，形成暴露各个所述源极和漏极以及存储电容器的上电极的开口；在所得结构上形成导电层，并执行第六光掩模工艺，以对该导电层构图，形成导线和像素电极。

根据本发明的薄膜晶体管阵列及其驱动电路结构，适于配置于一基板上，该结构包括：多个扫描配线，配置于该基板上；多个信号配线，配置于该基板上；多个薄膜晶体管，该些薄膜晶体管是藉由该些扫描配线与该些信号配线驱动，每一该些薄膜晶体管包括：一多晶硅层，配置于该基板上；一源极/漏极，配置于该多晶硅上方；一N+掺杂薄膜，配置于该多晶硅层与该源极/漏极之间；一栅极，配置于该多晶硅上方；一栅极绝缘层，配置于该多晶硅与该栅极之间；多个像素电极，对应于该些薄膜晶体管配置：多个存储电容，对应于该些像素电极配置；以及多个互补金属氧化物半导体，每一该些互补金属氧化物半导体包括一N型金属氧化物半导体与一P型金属氧化物半导体，所述栅极绝缘层包括：一第一介电层；以及一第二介电层，配置于该第一介电层上。

根据本发明的薄膜晶体管阵列及其驱动电路结构，适于配置于一基板上，其主要是由多个扫描配线、多个信号配线、多个薄膜晶体管、多个像素电极、多个存储电容以及多个互补金氧半晶体管所构成。

本发明中，薄膜晶体管主要是由一多晶硅层、一源极/漏极、一N+掺杂薄膜、一栅极以及一栅极绝缘层。其中，多晶硅层是配置于基板上，源极/漏极配置于多晶硅上方，N+掺杂薄膜配置于多晶硅层与源极/漏极之间，栅极配置于多晶硅上方，而栅极绝缘层则配置于多晶硅与栅极之间。

本发明中，像素电极以及存储电容是对应于薄膜晶体管而配置于基板上。

本发明中，互补金属氧化物半导体是由一N型金属氧化物半导体与一P型金属氧化物半导体所构成。N型金属氧化物半导体主要是由一多晶硅层、一源极/漏极、一N+掺杂薄膜、一栅极以及一栅极绝缘层所构成。其中，多晶硅层配置于基板上，源极/漏极配置于多晶硅上方，N+掺杂薄膜配置于多晶硅与源极/漏极之间，栅极配置于多晶硅上方，而栅极绝缘层则配置于多晶硅层与栅极之间。

此外，N型金属氧化物半导体中，栅极与源极/漏极之间的多晶硅层内更包括一N-掺杂区域。

P型金属氧化物半导体主要是由一多晶硅层、一源极/漏极、一P+掺杂薄膜、一栅极以及一栅极绝缘层所构成。其中，多晶硅层配置于基板上，源极/漏极配置于多晶硅上方，P+掺杂薄膜配置于多晶硅与源极/漏极之间，栅极配置于多晶硅上方，而栅极绝缘层则配置于多晶硅层与栅极之间。

上述栅极绝缘层例如是由至少一第一介电层所构成，其中，第一介电层的材料例如为氧化硅、氮化硅、含氢的介电层等。此外，栅极绝缘层亦可由至少一第一介电层以及一第二介电层构成，其中，第一介电层的材料包括氧化硅、氮化硅、含氢的介电层等，而第二介电层的材料例如为一感光性树脂。

本发明中，栅极的材料例如为铝/钼、铝/钛等，源极/漏极的材料例如为铝/钼、钼等。

针对穿透式面板而言，导体层的材料可选用氧化铟锡等透明的导体。针对反射式面板而言，导体层的材料可以选用金属等具有良好反射特性的材料。此外，以反射式面板为例，导体层(通常为具有良好反射能力的金属)下方保护层的表面例如一凹凸的表面，以增进导体层反射光线的效果。

为让本发明的上述目的、特征、和优点能更明显易懂，特举一优选实施例，并配合所附图式，作详细说明如下。

附图说明

图1(A)至图1(H)为已有薄膜晶体管阵列以及驱动电路制造工艺的剖面图；

图2为已有薄膜晶体管阵列以及驱动电路的制作流程图；

图3(A)至图3(I)为依照本发明一优选实施例薄膜晶体管阵列以及驱动电路制造工艺的剖面图；

图4为依照本发明一优选实施例薄膜晶体管阵列以及驱动电路的制作流程图；

图5为依照本发明一优选实施例互补金属氧化物半导体(CMOS)的布局(layout)示意图；以及

图6为依照本发明一优选实施例像素的布局示意图。

具体实施方式

图3(A)至图3(I)为依照本发明一优选实施例薄膜晶体管阵列以及驱动电路制造工艺的剖面图。请参照图3(A)，首先提供一基板300，并依序于基板300上形成一多晶硅层以及一N+掺杂薄膜，接着一第一道光掩模工艺(Mask 1)定义上述的多晶硅层以及N+掺杂薄膜，以形成多个由多晶硅层302a、302b、302c以及N+掺杂薄膜304a、304b、304c堆叠而成的岛状结构。

上述多晶硅层的形成方式例如是先形成一非晶硅薄膜(a-Si)于基板300上，接着再对此非晶硅层进行一准分子激光退火工艺(Excimer LaserAnnealing，ELA)，以使得非晶硅层结晶成为多晶硅层。而N+掺杂薄膜的形成方法例如是直接以化学气相沉积的方式沉积一具有N+掺杂的非晶硅薄膜于基板300上；或是先形成一非晶硅薄膜于基板300上，的后再对此非晶硅进行N型离子掺杂，以形成N+掺杂薄膜。

岛状结构302a是用以形成薄膜晶体管(TFT)，而岛状结构302b以及岛状结构302c是用以形成驱动电路，如互补金属氧化物半导体(CMOS)。由于岛状结构302a是用以形成薄膜晶体管，故岛状结构302a例如是以阵列方式排列于基板300上，而岛状结构302b以及岛状结构302c则例如是配置于基板300的边缘或其他区域。

接着请参照图3(B)与图3(C)，以第二道光掩模工艺(Mask 2)决定P+掺杂区域306的位置，藉由P型离子的掺杂的动作而于N+掺杂薄膜304b的全部区域(如图3(B)所绘示)或是部份区域(如图3(C)所绘示)中形成P+掺杂区域306。

接着请参照图3(D)，于基板300上形成一第一导体层(图中未绘示)，接着再以第三道光掩模工艺(Mask 3)定义上述的第一导体层，以于N+掺杂薄膜304a、P+掺杂区域306以及N+掺杂薄膜304c上分别形成源极/漏极308a、308b、308c。并于基板300的适当位置上形成存储电容器的下电极310。

然而，在定义第一导体层时，第三道光掩模工艺可以同时定义位于第一导体层下方的N+掺杂薄膜304a、304b、304c或是P+掺杂区域306(图3(B)、3(C)所示)。因此，源极/漏极308a会与其下的N+掺杂薄膜304a具有相同的图案；源极/漏极308b会与其下的P+掺杂区域306具有相同的图案；而源极/漏极308c也会与其下的N+掺杂薄膜304c具有相同的图案。

接着请参照图3(E)，于基板300上依序形成一第一介电层(图中未绘示)以及一第二导体层(图中未绘示)，接着以第四道光掩模工艺(Mask 4)定义上述介电层以及第二导体层，以于多晶硅层302a、302b、302c上分别形成栅极绝缘层312a、312b、312c与栅极314a、314b、314c的堆叠结构。

本实施例中，栅极绝缘层312a、312b、312c形成之后例如可对栅极绝缘层312a、312b、312c进行一快速热工艺(Rapid Thermal Process，RTP)，以使得栅极绝缘层312a、312b、312c的品质更为提升。

栅极绝缘层312a、312b、312c例如是由至少一第一介电层所构成，其中第一介电层的材料例如为氧化硅、氮化硅、含氢的介电层等。而栅极绝缘层312a、312b、312c亦可由至少一第一介电层以及一第二介电层构成，其中第一介电层的材料包括氧化硅、氮化硅、含氢的介电层等，而第二介电层的材料例如为一感光性树脂。此外，栅极314a、314b、314c的材料例如为铝/钼、铝/钛等，而源极/漏极308a、308b、308c的材料例如为铝/钼、钼等。

同样请参照图3(E)，第四道光掩模工艺(Mask 4)中会于下电极310上形成一介电层316以及一上电极318，下电极310、介电层316以及上电极318即构成一存储电容器。此外，第四道光掩模工艺(Mask 4)中会于基板300的适当位置上形成介电层320以及配线322的堆叠结构。

然而，熟习该项技术的应能轻易理解栅极314a、314b、314c与源极/漏极308a、308b、308c的制作顺序可因应制造工艺而有所调整。也就是，本实施例中并不限定源极/漏极308a、308b、308c以及栅极314a、314b、314c的制作顺序。

接着请参照图3(F)，形成一保护层324于基板300上，接着再以第五道光掩模工艺(Mask 5)定义保护层324，以决定保护层324的图案。保护层324中例如具有开口326a、326b、326c、326d、326e。其中，开口326a是用以将源极/漏极308a暴露，开口326b是用以将源极/漏极308b暴露，开口326c是用以将源极/漏极308c暴露，开口326d是用以将存储电容器的上电极318暴露，而开口326e是用以将配线322暴露。

接着请参照图3(G)，在以第五道光掩模工艺(Mask 5)定义保护层324之后，接着形成一导电层(图中未绘示)于基板300上，此导电层通常是氧化铟锡等透明材料。最后再以第六道光掩模工艺(Mask 6)定义上述的导电层，以形成导线328以及像素电极330。

接着请参照图3(H)及图3(I)，其绘示与图3(F)及3(G)类似，为其差异在于一为穿透式面板(图3(H)及图3(I))，而另一为反射式面板(图3(F)及图3(G))。图3(H)及图3(I)中的保护层324具有一凹凸表面332，且配置于凹凸表面332上的像素电极334例如是选用一些具有良好效果的导体。藉由保护层324上的凹凸表面332将可增进像素电极334(反射电极)反射光线的效果。

接着请同时参照图3(G)以及图3(I)，由图3(G)以及图3(I)左侧可以得知，多晶硅层302c、N+掺杂薄膜304c、源极/漏极308c、栅极绝缘层312c以及栅极314c是构成一N型金属氧化物半导体(NMOS)。多晶硅层302b、P+掺杂薄膜306、源极/漏极308b、栅极绝缘层312b以及栅极314b是构成一P型金属氧化物半导体(PMOS)。而由上述N型金属氧化物半导体(NMOS)以及P型金属氧化物半导体(PMOS)即可构成一互补金属氧化物半导体(CMOS)，此互补金属氧化物半导体于面板上所扮演的角色为一内藏的驱动电路，用以驱动图3(G)以及图3(I)右侧薄膜晶体管，进而控制像素的显示。

由图3(G)以及图3(I)右侧可以得知，多晶硅层302a、N+掺杂薄膜304a、源极/漏极308a、栅极绝缘层312a以及栅极314a是构成一多晶硅型态的薄膜晶体管。其中，薄膜晶体管是藉由上述互补金属氧化物半导体的驱动来控制写入像素电极330或是像素电极334中的数据。

图4绘示为依照本发明一优选实施例薄膜晶体管阵列以及驱动电路的制作流程图。请参照图4，本实施例薄膜晶体管阵列以及驱动电路的制作流程主要是由定义多晶硅层S400、定义P+掺杂区域S402、定义源极/漏极&N+掺杂薄膜回蚀&存储电容的下电极S404、定义栅极&存储电容的上电极S406、定义保护层的图案S408，以及定义像素电极&导线的图案S410等步骤所构成。由S400至S410总共需要六道光掩模工艺。然而，若在驱动电路中的N型金属氧化物半导体(NMOS)中制作N-掺杂区域(轻掺杂区域)的话，则需要再增加一道光掩模工艺。

图5绘示为依照本发明一优选实施例驱动电路中互补金属氧化物半导体的布局示意图。请参照图5，分别施加电压Vin、Vdd以及Vss于接点504、506以及508上，由于接点504与栅极500及栅极502电性连接，因此施加于接点504上的Vin可用以控制N型金属氧化物半导体与P型金属氧化物半导体通道层的导通与否，而N型金属氧化物半导体与P型金属氧化物半导体通道层的导通与否则会直接影响到互补金属氧化物半导体由接点510的输出Vout，而由接点510输出的Vout值可能为Vdd或是Vss其中之一。

然而，图5中所绘示的驱动电路仅为一的互补金属氧化物半导体单元的布局示意图，而熟习该项技术的应能了解面板上的驱动电路可由上述的互补金属氧化物半导体搭配其他电路或元件而构成，以驱动面板上的像素阵列。

图6绘示为依照本发明一优选实施例像素的布局示意图。请参照图6，由上述图3(A)至图3(I)的六道光掩模工艺所制作出的像素结构主要包括一扫描配线600、一信号配线602、一薄膜晶体管604、一存储电容器606以及一像素电极330(334)所构成。其中，薄膜晶体管604主要是由多晶硅层302a、栅极314a、N+掺杂薄膜304a以及源极/漏极308a所构成。此外，扫描配线600与薄膜晶体管604中的栅极314a连接，以控制其下通道层(多晶硅层302a)的开关，而所欲写入的数据则是经由信号配线602传输以及薄膜晶体管604的控制而写入像素电极330(334)中。

综上所述，本发明薄膜晶体管阵列及其驱动电路结构至少具有下列优点：

1.本发明薄膜晶体管阵列及其驱动电路结构，仅需六道光掩模即可完成，使其制作成本大幅降低。

2.本发明薄膜晶体管阵列及其驱动电路结构，其所使用的光掩模数目较少，使得面板制作的时间缩短许多。

3.本发明薄膜晶体管阵列及其驱动电路结构，其所使用的光掩模数目较少，有助于面板优良率的提升。

虽然本发明已以一优选实施例揭露如上，然其并非用以限定本发明。

Claims (12)

1.一种薄膜晶体管阵列以及驱动电路的制造方法，包括以下步骤：

提供一基板，并依次形成多晶硅层和第一导电类型的掺杂薄膜；

执行第一光掩模工艺，以对该多晶硅层和第一导电类型的掺杂薄膜构图，形成包括该多晶硅层和该第一导电类型的掺杂层的多个岛状结构，其中，该多个岛状结构包括用于形成薄膜晶体管阵列的第一岛状结构和用于形成驱动电路的第二岛状结构；

执行第二光掩模工艺，以在至少一部分所述第二岛状结构的部分或全部区域上在第一导电类型的掺杂薄膜中注入第二导电类型的掺杂区域；

在所得结构上形成第一导体层，并且执行第三光掩模工艺，以对该第一导体层构图，在各个岛状结构的该第一导电类型的掺杂薄膜、该第二导电类型的掺杂区域上分别形成源极和漏极，并在基板上形成存储电容器的下电极，并且在该第三光掩模工艺中，用同样的光掩模对位于该第一导体层下方的该第一导电类型的掺杂薄膜和第二导电类型的掺杂区域进行构图，从而该源极和该漏极与其下方的该第一导电类型的掺杂薄膜或第二导电类型的掺杂区域具有相同的图案；

在所得结构上形成第一介电层和第二导体层，并执行第四光掩模工艺，以对该第一介电层和该第二导体层构图，在各个岛状结构的该多晶硅层之上形成栅绝缘层和栅极的堆叠结构，同时，在对应于所述存储电容器的下电极的位置形成存储电容器介电层和上电极；

在所得结构上形成保护层，并执行第五光掩模工艺，以对该保护层构图，形成暴露各个所述源极和漏极以及存储电容器的上电极的开口；

在所得结构上形成导电层，并执行第六光掩模工艺，以对该导电层构图，形成导线和像素电极。

2.根据权利要求1所述的方法，其中，形成多晶硅层的步骤包括在该基板上形成非晶硅薄膜，并进行准分子激光退火工艺，以将非晶硅层结晶为多晶硅层。

3.根据权利要求1所述的方法，其中，形成第一导电类型的掺杂薄膜的步骤包括以化学气相沉积的方式沉积具有第一导电类型掺杂的非晶硅薄膜。

4.根据权利要求1所述的方法，其中，形成第一导电类型的掺杂薄膜的步骤包括先形成非晶硅薄膜，再对该非晶硅薄膜执行第一导电类型的离子掺杂。

5.根据权利要求1-4之一所述的方法，其中所述第一导电类型为N+型，所述第二导电类型为P+型。

6.根据权利要求1所述的方法，其中，在所述第四光掩模工艺形成栅绝缘层之后，还包括快速热处理工艺。

7.根据权利要求1所述的方法，其中，所述栅绝缘层选自氧化硅、氮化硅、含氢的介电层及感光性树脂或者它们的组合。

8.根据权利要求1所述的方法，其中，在所述第六光掩模工艺所形成的导电层包括氧化铟锡透明导电层。

9.根据权利要求1所述的方法，其中，所述保护层在对应于其上方的像素电极的位置形成为凹凸表面。

10.根据权利要求9所述的方法，其中，所述像素电极包括反射电极。

11.根据权利要求5所述的方法，其中，所述第二岛状结构上的驱动电路包括N型金属氧化物半导体晶体管和P型金属氧化物半导体晶体管，以构成互补金属氧化物半导体晶体管。

12.根据权利要求11所述的方法，其中，所述互补金属氧化物半导体晶体管驱动在所述第一岛状结构上形成的薄膜晶体管，以驱动像素电极。

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