CN1868065A - 具有由多环结构形成的电感环的集成电路封装 - Google Patents

具有由多环结构形成的电感环的集成电路封装 Download PDF

Info

Publication number
CN1868065A
CN1868065A CNA2004800298246A CN200480029824A CN1868065A CN 1868065 A CN1868065 A CN 1868065A CN A2004800298246 A CNA2004800298246 A CN A2004800298246A CN 200480029824 A CN200480029824 A CN 200480029824A CN 1868065 A CN1868065 A CN 1868065A
Authority
CN
China
Prior art keywords
pin
conductor
chip
semiconductor packages
pad
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CNA2004800298246A
Other languages
English (en)
Inventor
具利度
许炯基
李康润
李正雨
朴畯培
李京浩
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
GCT Semiconductor Inc
Original Assignee
GCT Semiconductor Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by GCT Semiconductor Inc filed Critical GCT Semiconductor Inc
Publication of CN1868065A publication Critical patent/CN1868065A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/64—Impedance arrangements
    • H01L23/642—Capacitive arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/64—Impedance arrangements
    • H01L23/645—Inductive arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05553—Shape in top view being rectangular
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4911—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain
    • H01L2224/49111—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain the connectors connecting two common bonding areas, e.g. Litz or braid wires
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4911—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain
    • H01L2224/49113—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain the connectors connecting different bonding areas on the semiconductor or solid-state body to a common bonding area outside the body, e.g. converging wires
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01019—Potassium [K]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01023—Vanadium [V]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01043—Technetium [Tc]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01076—Osmium [Os]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1517—Multilayer substrate
    • H01L2924/15192—Resurf arrangement of the internal vias
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19041—Component type being a capacitor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19042—Component type being an inductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19043—Component type being a resistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/30105—Capacitance
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/30107—Inductance

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Inductance-Capacitance Distribution Constants And Capacitance-Resistance Oscillators (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Wire Bonding (AREA)

Abstract

一种集成电路封装包括由导线和一个或多个输入/输出(I/O)封装管脚的连接形成的电感环。电感环由将在集成电路芯片上的第一焊盘连接到封装的第一I/O管脚的第一和第二导线和将在芯片上的第二焊盘连接到封装的第二I/O管脚的第三和第四导线形成。为实现电感环，第一和第二I/O管脚通过在管脚之间的第三导体连接。第三导体可包括一个或多条焊线，并且I/O管脚优选是彼此相邻的I/O管脚。然而，该环可以由例如基于环长度要求、空间考虑和/或其它的设计或功能因素的I/O管脚的非相邻的连接形成。或者，在第一和第二I/O管脚之间的连接通过使I/O管脚具有一体结构建立。或者，在第一和第二I/O管脚之间的连接通过在封装衬底的表面之上或者这个衬底之内的金属化层建立。通过在集成电路封装的边界内形成电感环，可以实现对空间要求的实质性降低，这又促进了小型化。此外，集成电路可以以其至少一个参数受到封装的电感环长度控制的各种不同系统中的任一系统实施。

Description

具有由多环结构形成的电感环的集成电路封装
技术领域
本发明一般地涉及集成电路，更具体地说，涉及具有由封装的至少一个输入/输出管脚形成的电感环的集成电路封装。本发明也涉及通过该封装的电感环至少部分地被控制的系统。
背景技术
电路设计者的一个永恒目标是减小集成电路的尺寸。这个目标极大地受到日益变小的用户电子器件、通信器件以及显示系统等等的市场需求的驱动。然而，有大量的障碍阻碍这一目标的实现，其中之一将在下文中讨论。
许多集成电路不是独立的器件。为确保正确的操作，这些电路因此必须通过不涉及使用IC封装输入/输出管脚的连接(件)被连接到一个或更多个外部部件。如附图1所示，例如通过使用焊线3将集成电路芯片1连接到封装之外的部件2实现加以实现。建立封装之外(off-package)的连接的需求增加了制造过程的成本和复杂性，因此被认为是很不理想的。这些连接也将集成电路暴露在由外部影响造成的增大的损害危险之中，这就导致了可靠性和性能降低。
要求封装之外的连接的一种常规集成电路通常用于移动通信器件比如蜂窝电话的频率合成器中。因为相位噪声技术规范在这些器件中非常严格，因此在用于产生频率的锁相环中的压控振荡器通常基于一些谐振结构。陶瓷谐振器和LC储能电路都是普通的实例。虽然LC储能振荡器的实施细节不同，但是一般的谐振结构都包括与固定的电容器(C)和可变电容器(Cx)并联的电感器。在没有任何损失的情况下，能量以频率fout＝(1/2π)〔L(C+Cx)〕-1/2在电热器和电感器之间传递，电感值L被选择为控制该器件的工作带宽。
在包括前述的频率合成器的集成电路中，用于带宽选择目的的电感器设置在封装之外(即安装在电路板上)。封装之外的或者电路板安装的电感器的使用增加了系统成本。此外，在封装和电路板之间可能发生连接问题，这不利地影响PLL电路的可靠性和性能。
人们已经试图克服这些常规的器件的缺陷。在美国专利US 6,323,735中公开的一种方法将电感器全部形成在包含锁相环电路的集成电路封装内。这通过使用将在IC芯片上的焊盘连接到在封装衬底上的相同焊盘的导线而实现。在焊盘和导线之间的连接形成了控制PLL电路的工作频带的电感环。在封装衬底上可以包括多个焊盘以形成不同长度的电感环。然后有选择地启动电感环以改变工作频率。
在‘735专利中描述的方法至少因为如下两个原因而不理想。首先，为了在IC封装内完整地形成电感环，封装衬底必须被形成为包括与输入/输出封装管脚隔开的焊盘。形成这些特殊的焊盘的需要增加了制造过程的成本和复杂性。第二，为了适应焊盘，集成电路的衬底必须增大，结果消耗更多的电路板。这些结果不利于增加集成度和微型化的目标。
在Craninckx的“Wireless CMOS Frequency SynthesizerDesign”中公开的另一方法公开了一种包含电感环的独立的集成电路封装。这种电感环通过在IC芯片上的焊盘和IC封装的相应的输入/输出管脚之间连接焊线而形成。输入/输出管脚然后通过第三焊线连接。虽然这种方法不要求在封装衬底上形成专用的焊盘，但是它至少具有两个缺陷而使得它不理想。第一，与’735专利一样，焊线被用于连接输入/输出管脚。如前文所指出，这些焊线在制造/或使用过程中容易被损坏。第二，通过第三焊线连接的输入/输出管脚位于封装的相对侧面上。结果，第三导线必须穿过IC芯片。这是不理想的，因为导线可能使芯片电路的某些部分短路，并且引入使芯片性能实质性降低的噪声和其它的干扰影响。
基于上文的考虑，显然需要一种比常规的IC封装更加经济且要求更少的制造处理步骤的集成电路封装，这种集成电路封装也更不容易受到造成芯片电路以及芯片的主机系统的可靠性和性能降低的损害和噪声的影响。也需要一种至少相对于连接到芯片的电感环的连接独立的集成电路封装，而且通过这种连接该集成电路封装能够实现前述的优点中的至少一个优点。
发明内容
本发明的一个目的是提供一种比常规的IC封装更加经济且要求更少的制造处理步骤的集成电路封装。
本发明的另一目的是提供这样的一种集成电路封装，这种集成电路封装更不容易受到造成芯片电路以及芯片的主机系统的可靠性和性能降低的损害和噪声的影响。
本发明的另一目的是提供一种至少相对于到IC芯片的电感环的连接独立的集成电路封装，而且通过这种连接该集成电路封装能够实现前述的优点中的至少一个优点。
本发明的至少一种实施例的另一目的是通过由多个子环形成电感环实现前述目的中的一个或多个，这种子环使该环路的有效电感增加与子环的长度的总和成比例的量。
本发明的另一目的是提供一种集成电路封装，这种集成电路封装不要求为形成连接到芯片的电感环而在封装衬底上形成的专用焊盘。
本发明的另一目的是通过形成由封装的至少一个输入/输出管脚形成的电感环实现前述的目的中的一个或多个。
本发明的另一目的是提供一种通过根据前述类型的任何一种类型的集成电路封装至少部分地被控制的系统。
本发明的这些和其它目的和优点通过提供这样的半导体封装实现，该半导体封装包括集成电路芯片和在封装内以独立(self-contained)的方式被连接的电感环。这种独立的连接通过由至少一个(优选多个)子环形成环路实现。这可以如下地实现：在芯片上的第一焊盘和封装的第一输入/输出管脚之间连接第一和第二导体，在芯片上的第二焊盘和封装的第二输入/输出管脚之间连接第三和第四导体。第五导体连接第一和第二输入/输出管脚。这个第五导体可以包括位于封装的次表面层(sub-surface layer)中或者衬底的表面上所包括的金属化层。第一和第二输入/输出管脚可以是在封装内的相邻的管脚，或者这些管脚可以至少被第三输入/输出管脚隔开。第一至第四导体优选是焊线。
根据另一实施例，该半导体封装包括集成电路芯片和在封装内以独立的方式连接的电感环。这种电感环通过将在芯片上的第一焊盘连接到封装的第一输入/输出管脚的第一和第二导体和将在芯片上的笫二焊盘连接到封装的第二输入/输出管脚的第三和第四导体而形成。为了实现多环结构，第一和第二输入/输出管脚在封装内相邻并且彼此接触。此外，第一至第四导体可以是焊线。
根据另一实施例，半导体封装包括集成电路芯片和在封装内以独立的方式连接的电感环。这种电感环包括将在芯片上的第一焊盘连接到封装的第一输入/输出管脚的第一和第二导体和将在芯片上的第二焊盘连接到封装的第二输入/输出管脚的第三和第四导体。为了实现这种环路，使第一和第二输入/输出管脚具有一体的结构。此外，第一至第四导体可以是焊线。
根据另一实施例，半导体封装包括集成电路芯片和在封装内以独立的方式连接的电感环。这种电感环包括将在芯片上的第一焊盘连接到封装的第一输入/输出管脚的第一和第二导体和将在芯片上的第二焊盘连接到封装的第二输入/输出管脚的第三和第四导体。为了实现这种环路，包括一个或多条焊线以连接第一和第二输入/输出管脚。此外，第一至第四导体也可以是焊线。
本发明也包括一种振荡电路，该振荡电路包括具有两个输出节点的有源振荡器、耦合到该输出节点的电感环和耦合到输出节点中的一个的至少一个电容电路。该电容电路包括电容器、电阻器和第一开关，其中在第一开关断开时电阻器给电容器提供偏压，第一开关使电容器与有源振荡器的输出节点耦合和去耦。有源振荡器和电容电路优选被包括在包括集成电路芯片的半导体封装内。
电感环包括将在芯片上的第一焊盘连接到封装的第一输入/输出管脚的第一和第二导体、将在芯片上的第二焊盘连接到封装的第二输入/输出管脚的第三导体和第四导体中的至少一个和将第一输入/输出管脚连接到第二输入/输出管脚的第五导体。第一、第二、第三和第四导体可以是焊线，并且第五导体可以包括在封装的衬底表面之上或者之内的金属化层。可替换地，第五导体可以包括将第一输入/输出管脚连接到第二输入/输出管脚的至少一条焊线，以及在一种变型中，第五导体包括至少两条焊线。第一和第二输入/输出管脚可以是相邻的或者是被第三输入/输出管脚隔开。在其它的实施例中，本发明的振荡电路包括上文描述的电感环的其它的实施例。
附图说明
附图1所示为不独立的常规的集成电路封装的附图。
附图2所示为根据本发明的第一实施例的半导体封装的附图。
附图3(a)和3(b)是说明本发明的第一实施例的半导体封装中的金属化层如何相对于封装的一个或多个中间输入/输出管脚形成的实例的附图。
附图4所示为说明金属化次层可以形成在本发明的第一实施例的半导体封装中的另一方式的附图。
附图5所示为说明输入/输出管脚可以接触在附图4中的金属化次层的一种方式的附图。
附图6所示为根据本发明的第二实施例的半导体封装的附图。
附图7所示为根据本发明的第三实施例的半导体封装的附图。
附图8所示为根据本发明的第四实施例的半导体封装的附图。
附图9所示为根据本发明的一种实施例的压控振荡器的附图。
附图10所示为附图9的压控振荡器的第一变型的附图。
附图11所示为附图9的压控振荡器的第二变型的附图。
附图12所示为附图9的压控振荡器的第三变型的附图。
具体实施方式
一方面，本发明是这样的半导体封装，这种半导体封装具有集成电路芯片和在封装内以独立的方式连接的电感环。本发明也是一种系统，该系统至少部分地受上文描述的半导体器件的电感环控制。该系统可以是其中使用电感环来设定发射器和/或RF载频的通信系统或其它类型的系统。下文逐一地讨论本发明的各种实施例。
附图2所示为根据本发明的第一实施例的半导体封装。这种封装包括安装在封装壳体11之上或之内的集成电路芯片10。该壳体包括用于支撑芯片的衬底12和形成在该衬底上用于将芯片电连接到一个或多个外部电路(未示)的多个输入/输出(I/O)管脚13。衬底可以是公知的任何类型的衬底，并且I/O管脚可以使用各种各样的常规的连接技术(包括(但不限于)丝焊和焊接块)中的任何一种连接技术连接到芯片。这种类型的封装的实例包括引线框封装、球栅阵列(BGA)封装(包括使用带自动焊接(TAB)、管脚栅阵列封装(PGA)、薄的小轮廓封装(TSOP)、小轮廓的J-引线封装(SOJ)的球栅阵列封装)；小轮廓封装(SOP)和芯片级封装(CSP)等等。
I/O管脚可以采用多种形式中的任何一种。例如，所示的管脚是沿着封装衬底的外围设置的外部封装引线。然而，如果需要的话，管脚可以以其它的方式形成，这些方式包括(但并不限于)延伸通过封装衬底到在封装的相对侧上提供的焊块连接的导电通孔。
半导体封装也包括位于封装内独立的电感环20。该电感环由使用多个导体的多环形成。第一子环通过将第一和第二导体22和23连接在芯片上的第一焊盘24到封装的第一输入/输出管脚26之间而形成。第二子环通过将第三和第四导体32和33连接在芯片上的第二焊盘34到封装的第二输入/输出管脚36之间而形成。是否包括第二子环是可选择的。例如，可以使用单个导体连接焊盘34和管脚36。可替换地，其他的子环可以通过将三个或更多个导体连接在焊盘24和管脚26之间或者在焊盘34和管脚36之间或者上述两者而形成。第一至第四导体优选是焊线。
为实现该环路，包括第五导体以连接第一和第二输入/输出管脚。第五导体包括可以以多种方式形成的金属化层40。一种方式包含在封装衬底的上表面50上形成层40。如附图2所示，这种层优选被形成为使端部分别并置管脚26和36。金属化层可以使用任何公知的技术形成，包括(但不限于)离子注入和等离子体蚀刻。此外，金属化层优选在集成电路芯片安装在封装内之前形成在衬底上。作为变型，金属化层可以在芯片的安装之前甚至在I/O管脚形成在或连接到衬底之前形成。在后一种情况下，第一和第二I/O管脚可以在它形成之后连接或形成在金属化层的顶部，由此实现电感环。
一旦形成了电感环，它也可以用于控制在集成电路芯片上的一个或多个电路。例如，如果集成电路包括锁相环，则该环的电感值可用于设定这个电路的频带或者输出频率。可替换地，该环的长度可用于设定芯片的其它的工作参数。例如根据设定的参数和通过集成电路要执行的具体功能，可以改变本发明的电感环的具体应用。
该环的电感值取决于它的总长度。这个长度可以以各种方式设定以实现所需的电感值。例如，导体的长度可以被设定为实现所需的总的环路长度。除此之外或作为替换，在相应的管脚和焊盘之间可以包括不同数量的子环，直到达到所需的环长度，由此实现所需的电感值。优选地，在环中连接的输入/输出管脚在电路封装上彼此相邻。然而，如果需要的话，这些管脚可以不相邻。在这种情况下，在该环中连接的管脚之间的距离对环长度有影响，而该环长度又对应于所需的电感值。
附图3(a)和3(b)提供了本发明的后一变型的实例。在两个附图中，中间管脚65和70位于在电感环中连接的管脚46和56之间。在附图3(a)中，表面金属化层52在中间管脚之下穿过。这些管脚优选不连接到芯片。否则，金属化层可能使连接到管脚的电路短路。在附图3(b)中，表面金属化层62沿着避免与中间管脚72和73接触的路径设置以连接管脚74和75。结果，中间管脚可以连接到芯片电路，而不产生任何短路的结果。根据另一变型，使用前述的技术的组合可以改变电感环的长度。
附图4示出形成金属化层的另一方式是将它包括在封装衬底的次层中(表面层以下)。在这个附图中，层80是衬底的表面层，层81是下面的金属化层，该金属化层可以与表面层直接相邻或者不直接相邻，并且导电通孔82和83将管脚85和86连接到金属化层。作为导电通孔的变型，在该环中连接的至少一个(优选两个)输入/输出管脚具有分别接触下面的金属化层的突出部分95和96(附图5)。附图5所示为本发明的变型的截面，其中为了说明的目的，仅仅示出了输入/输出管脚95，它通过突出部分97与下面的金属化层96接触。
附图6所示为根据本发明的第二实施例的半导体封装。这种封装包括安装在封装壳体110之上或之内的集成电路芯片110。壳体包括用于支撑该芯片的衬底112和在衬底上形成以用于将芯片电连接到一个或多个外部电路(未示)的多个输入/输出(I/O)管脚113。衬底可以由一种材料形成，并且I/O管脚可以以在第一实施例的讨论中指出的任何方式形成和连接。
半导体封装也包括在该封装内独立的电感环120。导体环具有多环结构，其中通过将第一和第二导体122和123连接在芯片上的第一焊盘124到封装的第一输入/输出管脚126之间来形成第一子环。通过将第三和第四导体132和133连接在芯片上的第二焊盘134到封装的第二输入/输出管脚136之间来形成第二子环。第一至第四导体优选是焊线。与第一实施例不同的是，包括至少一个附加焊线40以连接管脚126和136。在这些管脚之间的连接确保了实现该环路，并且建立了基于该环路的总长度的理想的电感值。一旦形成了电感环，它就可用于控制在集成电路芯片上的一个或多个电路。
前述的实施例可以以多种方式改变。例如，一个子环可以通过单个导体替代。可替换的是，在焊盘124和管脚126之间或者在焊盘134和管脚136之间或者两者都可以连接不止一个子环。此外，在每个焊盘管脚对之间连接的子环数量可以彼此不同。
附图7所示为根据本发明的第三实施例的半导体封装。这种封装包括安装在封装壳体160之上或之内的集成电路芯片150。壳体包括用于支撑该芯片的衬底162和在衬底上形成以用于将芯片电连接到一个或多个外部电路(未示)的多个输入/输出(I/O)管脚163。衬底可以由一种材料形成，并且I/O管脚可以以在第一实施例的讨论中指出的任何方式形成和连接。
集成电路封装也包括在该封装内独立的电感环180。电感环优选包括如下的子环。通过将导体182和183连接在芯片上的第一焊盘184到封装的第一输入/输出管脚186之间来形成第一子环。通过将导体192和193连接在芯片上的第二焊盘194到封装的第二输入/输出管脚196之间来形成第二子环。这些导体优选是焊线。与第一实施例不同的是，在电感环内连接的管脚相邻并且彼此接触。在这些管脚之间的连接确保了实现该环路，并且建立了基于该环路的总长度的理想的电感值。一旦形成了电感环，它就可用于控制在集成电路芯片上的一个或多个电路。
前述的实施例可以以多种方式改变。例如，一个子环可以通过单个导体替代。可替换的是，在焊盘184和管脚186之间或者在焊盘194和管脚196之间或者两者都可以连接不止一个子环。此外，在每个焊盘-管脚对之间连接的子环数量可以彼此不同。
附图8所示为根据本发明的第四实施例的半导体封装。这种封装包括安装在封装壳体210之上或之内的集成电路芯片200。壳体包括用于支撑该芯片的衬底212和在衬底上形成以用于将芯片电连接到一个或多个外部电路(未示)的多个输入/输出(I/O)管脚213。衬底可以由一种材料形成，并且I/O管脚可以以在第一实施例的讨论中指出的任何方式形成和连接。
集成电路封装也包括在该封装内独立的电感环220。电感环优选包括多个子环。通过将导体222和223连接在芯片上的第一焊盘224到封装的输入/输出管脚226之间来形成第一子环。通过将导体232和233连接在芯片上的第二焊盘234到封装的第二输入/输出管脚236之间来形成第二子环。这些导体优选是焊线。与第一和第二实施例不同的是，在电感环内连接的管脚具有一体的结构；即，它们形成在一个连续的部段中，虽然它们每个具有用于连接到印刷电路板或其它外部电路的不同引线240和241。将第一和第二导体连接到这些管脚确保了实现该环路，并且建立了基于该环路的总长度的理想的电感值。一旦形成了电感环，它就可用于控制在集成电路芯片上的一个或多个电路。
根据任何前述的实施例的半导体封装可用于各种各样的应用中的任何一种应用。一种示例性应用是在通信系统中，其中该电感环用于设定一个或多个参数比如(但不限于)工作频率。下文将描述在这种通信系统中可使用的类型的压控振荡器的一种示例性实施例。
压控振荡器
本发明的一种示例性应用涉及在未决的美国专利申请第10/443,835(律师档案号GCTS-0024)中公开的类型的集成压控振荡器(VCO)的形成，在此以引用参考的方式将其全部内容并入本申请。VCO可以被包括在锁相环中以提供用于各种十分公知的目的的频率信号，但本领域普通技术人员会理解的是这种VCO应用决不是本发明的仅有的应用。如前文所强调，本发明的各种实施例可用于要求电感元件的任何实际的电路中。现在讨论根据本发明的VCO应用的示例性实施例。
因为在移动电话应用中的相位噪声规范如此严格，以致可允许类型的VCO受到限制，并且通常使用LC振荡器。LC振荡器包括谐振储能电路和少数有源器件以补偿在储能电路中的能量损失。由于储能电路是一种类型的带通滤波器，因此LC振荡器的相位噪声性能比其它类型的振荡器更好。
LC振荡器的标称频率可以根据下式表示：
f VCO = 1 2 π LC
这里fVCO＝VCO的标称频率，L＝电感，C＝电容。从这个公式中，显然至少有两种可以控制VCO的输出频率的方式。一种方式涉及改变振荡器电路的电容器(C)，另一方式涉及改变电感值(L)。根据本发明形成的压控振荡器根据在附图2-8中所示的电感环实施例中的任何一个或多个、单独地或与在电容值中的附加调节一起设定电感值。
附图9所示为根据本发明的一种实施例的振荡器电路600。这个电路包括振荡器610和可操作地耦合到振荡器610的至少一个调节电路620。调节电路包括偏置电阻器622、电抗元件624(例如电容器)和第一开关626。第一开关626与振荡器电路600中的电抗元件624有选择性地耦合和去耦。在第一开关断开时，偏置电阻器622提供偏压VA给电抗元件624以使电抗元件624具有偏压。
如下文详细讨论，偏压VA可以以各种结构输送给电抗元件。例如，偏置开关628可以位于偏置电阻器622和偏压VA之间。在第一开关626使电抗元件624去耦时，偏置开关628将偏置电阻器622有选择性地耦合到偏压。在第一开关626将电抗元件624耦合到振荡器电路600时，偏置开关628使偏置电阻器622与偏压VA有选择性地去耦。可替换地，可以使偏置电阻器622的尺寸(例如高电阻值)设置为使偏压VA可以恒定地耦合到偏置电阻器并且在第一开关626关闭时偏压VA基本不改变调节电路的操作特性。
偏压VA可以连接到地电压、电源电压或振荡器输出的共模电压。此外，偏压VA可以是可变的，并且可以从地电压到电源电压的范围中选择。此外，开关626和628可以是半导体开关器件，比如晶体管等。
如附图9所示，调节电路610是谐振电路630的一部分。本领域普通技术人员将会理解谐振电路630可以包含附加的元件比如电感器、电容器和电阻器。在第一开关626断开或闭合时，电抗元件624分别从谐振电路630中去除或加入到其中。因此，第一开关626可以改变谐振电路630的特性，因此改变VCO的频率。此外，附加的调节电路可以增加到谐振电路630中以增加控制的范围。此外，本领域普通技术人员将会理解附图9的调节电路可用于单端或微分型振荡器中，因为增加的调谐范围和改进的相位噪声性能有利于两种类型的振荡器。
附图10-12所示为附图9的振荡器电路的变型，每种类型包括耦合在振荡器有源电路的任一侧上的第一和第二级联调节电路级和耦合到级联调节级的电感环。下文讨论这些变型。
附图10所示为本发明的压控振荡器的第一变型的示意性附图。这种变型优选包括例如对应于在附图9中的电路610的有源振荡电路702。在附图10中电路具有带输出节点OUT 706和OUTB 708的差动结构。电感器704优选耦合到输出节点OUT 706和OUTB 708。具有与开关718串联耦合的电容器722的两个或更多电路也耦合到OUT706。电容器722耦合到输出节点706和开关718。开关718优选是耦合到参考电压的晶体管开关，该参考电压可以是如附图9所示的地电压。此外，该电路优选包括串联耦合的电阻和开关比如与晶体管开关714串联耦合的显式电阻器710。显式电阻器710在一端耦合到电容器722和晶体管开关718的公共节点，晶体管开关714耦合在电阻器710的另一端和偏压VA之间。
对于输出节点OUTB 708优选具有类似的部件和连接。例如，电容器722优选与晶体管开关720串联耦合，电容器722的另一端耦合到输出节点OUTB 708。此外，晶体管开关720的一端耦合到地端。此外，优选有一个与晶体管开关716串联耦合的显式电阻器712以使电阻器712耦合到电容器722和晶体管开关720的公共节点，晶体管开关716的一个端子耦合到偏压VA。本领域普通技术人员将会理解电容器722具有相同或不同的值。同样地，相关的电阻器和开关具有相同或不同的值，如通过每种应用的具体设计要求所确定。
下文描述在附图10中所示的电路的操作。优选地，确定或使电阻器710和712的值最佳化以获得在切断状态下最好相位噪声性能。由于电阻值通常较高(例如超过几KΩ)，不需要晶体管开关714和716的低接通电阻。因此，晶体管开关714和716的尺寸可以非常小。此外，晶体管开关714和716的附加寄生电容较小，并且因为电阻器710和712被设计成覆盖在切断状态下的大部分电阻，因此晶体管开关714和716的特性变化不严重。偏置电平VA确定了在切断状态下的公共电平，并可以具有从地电位到电源电压的任何值。因此，偏置电平VA可以从简单偏压发生器比如电阻分压器中产生。VA本身也可以是地电压或电源电压。
附图11所示为本发明的压控振荡器的第二变型的示意性附图。这个变型800优选包括例如对应于附图9中的电路610的有源振荡器电路802。在附图11中的电路具有带输出节点OUT 806和OUTB 808的差动结构。电感器804优选耦合在输出节点OUT 806和OUTB 808之间。包括电容器822、作为显式电阻器810示出的电阻和开关814等(例如晶体管)的串联电路优选在电容器822的一端和晶体管开关814的一端耦合到输出节点OUT 806，这两端是串联电路的相对端。
此外，开关818等(例如晶体管)优选耦合在作为地电压的参考电压、以及电容器822和电阻器810的公共节点之间。类似的电路可以耦合到输出节点OUTB 808。例如，包括电容器822、电阻器812和晶体管开关816的串联电路通过电容器822的一端和晶体管开关816的一端耦合到输出节点OUTB 808，在电容器822的一端和晶体管开关816的一端之间设置该串联电路。优选地，晶体管开关820耦合在地端和电容器822和电阻器812的公共节点之间。本领域普通技术人员将会理解电容器822可以具有相同或不同的值。同样地，相关的电阻器和开关可以具有相同或不同的值，如由每种应用的具体设计要求所确定。
在附图11所示的实施例中，在切断状态下不需要附加的偏置电路。相反，在LC振荡器中的有源电路的共模电压给没有连接到振荡器输出的电容器的另一端提供适当的DC偏压。此外，在VCO 800中，晶体管开关814和816的尺寸可以是非常小。因此，晶体管开关814和816的附加寄生电容不严重。
附图12所示为本发明的压控振荡器的第三变型的示意性附图。如附图12所示，VCO优选包括例如对应于在附图9中的电路610的有源振荡器电路902。这个电路具有带输出节点OUT 906和OUTB 908的差动结构。电感器904优选耦合在输出节点OUT 906和OUTB 908之间。此外，电容器922优选与开关918(例如晶体管)串联耦合，其中电容器922的其余端子耦合到输出节点OUT 906，晶体管开关918的其余端子耦合到地端。优选地，有一个显式电阻，优选该显式电阻是耦合在电容器922和晶体管开关918的公共节点和偏压VA之间的电阻器910。
类似的电路优选耦合到OUTB 908。例如，电容器922优选与晶体管开关920串联耦合，其中电容器922的其余端子耦合到输出节点OUT 908，晶体管开关920的其余端子耦合到地端。优选地，显式电阻器912耦合在所述偏压VA和所述电容器922和晶体管开关920的公共节点之间。本领域普通技术人员将会理解电容器922可以具有相同或不同的值。同样地，相关的电阻器和开关可以具有相同或不同的值，如由每种应用的具体设计要求所确定。
在附图12所示的实施例中，消除了断开开关(例如在附图10中的开关814和816)，这减小或限制了性能的损失。这是因为选择显式电阻器910和912的电阻以使在开关918和920的接通周期上它们不会严重改变操作特性。本领域普通技术人员将会理解，对于给定的振荡器设计(例如电容、频率范围等)经验地确定电阻器910和920的适当的值。在断开开关918和920以减小电容时，没有耦合到振荡器输出的其它端子优选具有与振荡器902的共模电压基本相同的DC偏压。
在附图9-12中，压控振荡器可以形成在芯片上，该芯片优选安装在根据如附图2-8中所示的本发明的任何实施例构造的独立的半导体封装内。因此，封装的电感环可用作设定VCO的输出频率的偏压。更具体地，这个环的长度可被形成为产生电感值(对应于电感器704、804和904中的任何一个或多个)，该电感值使VCO输出理想的频率或在理想的频带内操作。
例如，在一种非限制性但特别有利的应用中，环长度可以被形成为产生1.3nH的电感值。这使并入了VCO的PLL输出1.98GHz的频率，其条件是VCO是RF1-型(例如PCS)振荡器，并且电容是4.96pF。在VCO是具有相同的电容值的RF2-型(例如CDMA)振荡器时，电感器的环长度可以被形成为产生1.81nH的值，这个值足够从1.28GHz的PLL中产生输出传输频率。其中电感值可用于控制PLL的输出频率的方式是公知的，例如可以以在美国专利US6,323,735中公开的方式实现，在此以引用参考的方式将其内容并入在本申请中。电感环也以在下文更加详细地公开的方式结合多相时钟信号一起使用。
如下文所述，根据本发明的压控振荡器有利地用于PLL电路中以产生在通信接收器中的频率(例如本地振荡器信号)信号。然而，本领域普通技术人员将会理解，本发明的VCO可用于使用或者可以使用PLL或VCO的任何其它器件中。例如，这些器件包括接收器、发射器、收发器、无线通信器件、基站或者移动设备(例如蜂窝电话、PDA、寻呼机等)。
进一步指出，根据本发明形成的压控振荡器具有各种优点。例如，与常规类型的器件相比，可以增加PLL的调谐范围。此外，可以实质性地减小甚至消除与VCO调节电路的接通和切断状态关联的问题。此外，可以减小晶体管开关的尺寸，由此促进微型化。
本领域普通技术人员也会认识到用于调谐具有振荡器电路的器件的方法公开在前文的描述中。这些方法例如包括通过偏置电阻器将偏压提供给电抗元件以使在第一开关断开时电抗元件具有偏压，使用第一开关将电抗元件与振荡器电路耦合或去耦，并通过第二开关将偏置电阻器耦合到偏压。此外，该方法可以包括如果第一开关闭合则断开第二开关，如果第一开关断开则闭合第二开关。该方法可用于各种各样的器件比如PLL、接收器、发射器、收发器、无线通信器件、基站和/或移动设备。
通过前文的描述，本发明的其它改进和变型对于本领域普通技术人员是显然的。因此，虽然在此已经具体描述了本发明的某些实施例，但是显然在不脱离本发明的精神和范围的前体下可以做出许多改进。

Claims (52)

1.一种半导体封装，包括：
集成电路芯片；和
电感环，包括：
(a)将在芯片上的第一焊盘连接到所述封装的第一输入/输出管脚的第一和第二导体；
(b)将在芯片上的第二焊盘连接到所述封装的第二输入/输出管脚的第三和第四导体中的至少一个；和
(c)将第一输入/输出管脚连接到第二输入/输出管脚的第五导体。
2.根据权利要求1的半导体封装，其中第一、第二、第三和第四导体是焊线。
3.根据权利要求1的半导体封装，其中第五导体包括具有所述封装的衬底的金属化层。
4.根据权利要求3的半导体封装，其中金属化层在衬底的表面上。
5.根据权利要求3的半导体封装，其中金属化层被包括在衬底的次表面层中。
6.根据权利要求1的半导体封装，其中第五导体包括将第一输入/输出管脚连接到第二输入/输出管脚的至少一条焊线。
7.根据权利要求6的半导体封装，其中第五导体包括至少两条焊线。
8.根据权利要求1的半导体封装，其中第一输入/输出管脚和第二输入/输出管脚是相邻的管脚。
9.根据权利要求1的半导体封装，其中第一输入/输出管脚和第二输入/输出管脚至少被第三输入/输出管脚隔开。
10.一种半导体封装，包括：
集成电路芯片；和
电感环，包括：
(a)将在芯片上的第一焊盘连接到所述封装的第一输入/输出管脚的第一和第二导体；
(b)将在芯片上的第二焊盘连接到所述封装的第二输入/输出管脚的第三导体和第四导体中的至少一个，其中第一输入/输出管脚和第二输入/输出管脚相邻并且彼此接触。
11.根据权利要求10的半导体封装，其中第一、第二、第三和第四导体是焊线。
12.一种半导体封装，包括：
集成电路芯片；和
电感环，包括：
(a)将在芯片上的第一焊盘连接到所述封装的第一输入/输出管脚的第一和第二导体；
(b)将在芯片上的第二焊盘连接到所述封装的第二输入/输出管脚的第三导体和第四导体中的至少一个，其中第一输入/输出管脚和第二输入/输出管脚具有一体的结构。
13.根据权利要求12的半导体封装，其中第一、第二、第三和第四导体是焊线。
14.一种半导体封装，包括：
包括锁相环的集成电路芯片；和
具有与锁相环的输出频率对应的长度的电感环，所说的电感环包括：
(a)将在芯片上的第一焊盘连接到所述封装的第一输入/输出管脚的第一和第二导体；
(b)将在芯片上的第二焊盘连接到所述封装的第二输入/输出管脚的第三导体和第四导体中的至少一个；和
(c)将第一输入/输出管脚连接到第二输入/输出管脚的第五导体。
15.根据权利要求14的半导体封装，其中第一、第二、第三和第四导体是焊线。
16.根据权利要求14的半导体封装，其中第五导体包括具有所述封装的衬底的金属化层。
17.根据权利要求16的半导体封装，其中金属化层在衬底的表面上。
18.根据权利要求16的半导体封装，其中金属化层被包括在衬底的次表面层中。
19.根据权利要求14的半导体封装，其中第五导体包括将第一输入/输出管脚连接到第二输入/输出管脚的至少一条焊线。
20.根据权利要求19的半导体封装，其中第五导体包括至少两条焊线。
21.根据权利要求14的半导体封装，其中第一输入/输出管脚和第二输入/输出管脚是相邻的管脚。
22.根据权利要求14的半导体封装，其中第一输入/输出管脚和第二输入/输出管脚至少被第三输入/输出管脚隔开。
23.一种半导体封装，包括：
包括锁相环的集成电路芯片；和
具有与锁相环的输出频率对应的长度的电感环，所说的电感环包括：
(a)将在芯片上的第一焊盘连接到所述封装的第一输入/输出管脚的第一和第二导体；
(b)将在芯片上的第二焊盘连接到所述封装的第二输入/输出管脚的第三导体和第四导体中的至少一个，其中第一输入/输出管脚和第二输入/输出管脚相邻且彼此接触。
24.根据权利要求23的半导体封装，其中第一、第二、第三和第四导体是焊线。
25.一种半导体封装，包括：
包括锁相环的集成电路芯片；和
具有与锁相环的输出频率对应的长度的电感环，所说的电感环包括：
(a)将在芯片上的第一焊盘连接到所述封装的第一输入/输出管脚的第一和第二导体；
(b)将在芯片上的第二焊盘连接到所述封装的第二输入/输出管脚的第三导体和第四导体中的至少一个，其中第一输入/输出管脚和第二输入/输出管脚具有一体的结构。
26.根据权利要求25的半导体封装，其中第一、第二、第三和第四导体是焊线。
27.一种振荡器电路，包括：
具有两个输出节点的有源振荡器；
耦合到所述输出节点的电感环；和
耦合到其中一个输出节点的至少一个电容电路，所说的电容电路包括电容器、电阻器和第一开关，其中在第一开关断开时所说的电阻器将偏压提供给电容器，其中所说的第一开关使电容器耦合到所述有源振荡器的输出节点和使该电容器与其去耦，其中有源振荡器和电容电路都被包括在半导体封装中，该半导体封装包括集成电路芯片，所说的电感环包括：
(a)将在芯片上的第一焊盘连接到所述封装的第一输入/输出管脚的第一和第二导体；
(b)将在芯片上的第二焊盘连接到所述封装的第二输入/输出管脚的第三导体和第四导体中的至少一个；和
(c)将第一输入/输出管脚连接到第二输入/输出管脚的第五导体。
28.根据权利要求27的振荡器电路，其中第一、第二、第三和第四导体是焊线。
29.根据权利要求27的振荡器电路，其中第五导体包括具有所述封装的衬底的金属化层。
30.根据权利要求29的振荡器电路，其中金属化层在衬底的表面上。
31.根据权利要求29的振荡器电路，其中金属化层被包括在衬底的次表面层中。
32.根据权利要求27的振荡器电路，其中第五导体包括将第一输入/输出管脚连接到第二输入/输出管脚的至少一条焊线。
33.根据权利要求32的振荡器电路，其中第五导体包括至少两条焊线。
34.根据权利要求27的振荡器电路，其中第一输入/输出管脚和第二输入/输出管脚是相邻的管脚。
35.根据权利要求27的振荡器电路，其中第一输入/输出管脚和第二输入/输出管脚至少被第三输入/输出管脚隔开。
36.一种振荡器电路，包括：
具有两个输出节点的有源振荡器；
耦合到所述输出节点的电感环；和
耦合到其中一个输出节点的至少一个电容电路，所说的电容电路包括电容器、电阻器和第一开关，其中在第一开关断开时所说的电阻器将偏压提供给电容器，其中所说的第一开关使电容器耦合到所述有源振荡器的输出节点和使该电容器与其去耦，其中有源振荡器和电容电路都被包括在半导体封装中，该半导体封装包括集成电路芯片，所说的电感环包括：
(a)将在芯片上的第一焊盘连接到所述封装的第一输入/输出管脚的第一和第二导体；
(b)将在芯片上的第二焊盘连接到所述封装的第二输入/输出管脚的第三导体和第四导体中的至少一个，其中第一输入/输出管脚和第二输入/输出管脚相邻且彼此接触。
37.根据权利要求36的振荡器电路，其中第一、第二、第三和第四导体是焊线。
38.一种振荡器电路，包括：
具有两个输出节点的有源振荡器；
耦合到所述输出节点的电感环；和
耦合到其中一个输出节点的至少一个电容电路，所说的电容电路包括电容器、电阻器和第一开关，其中在第一开关断开时所说的电阻器将偏压提供给电容器，其中所说的第一开关使电容器耦合到所述有源振荡器的输出节点和使该电容器与其去耦，其中有源振荡器和电容电路都被包括在半导体封装中，该半导体封装包括集成电路芯片，所说的电感环包括：
(a)将在芯片上的第一焊盘连接到所述封装的第一输入/输出管脚的第一和第二导体；
(b)将在芯片上的第二焊盘连接到所述封装的第二输入/输出管脚的第三导体和第四导体中的至少一个，其中第一输入/输出管脚和第二输入/输出管脚具有一体的结构。
39.根据权利要求38的振荡器电路，其中第一、第二、第三和第四导体是焊线。
40.一种振荡器电路，包括：
具有两个输出节点的有源振荡器；
耦合到所述输出节点的电感环；和
耦合到其中一个输出节点的至少一个电容电路，所说的电容电路包括电容器、电阻器和第一开关，其中在第一开关断开时所说的电阻器将偏压提供给电容器，其中所说的第一开关使电容器耦合到所述有源振荡器的输出节点和使该电容器与其去耦，其中有源振荡器和电容电路被包括在半导体封装中，该半导体封装包括集成电路芯片，所说的电感环包括：
(a)将在芯片上的第一焊盘连接到所述封装的第一输入/输出管脚的第一和第二导体；
(b)将在芯片上的第二焊盘连接到所述封装的第二输入/输出管脚的第三导体和第四导体中的至少一个；和
(c)将第一输入/输出管脚连接到第二输入/输出管脚的第五导体。
41.根据权利要求40的振荡器电路，其中第一、第二、第三和第四导体是焊线。
42.根据权利要求40的振荡器电路，其中第五导体包括具有所述封装的衬底的金属化层。
43.根据权利要求42的振荡器电路，其中金属化层在衬底的表面上。
44.根据权利要求42的振荡器电路，其中金属化层被包括在衬底的次表面层中。
45.根据权利要求40的振荡器电路，其中第五导体包括将第一输入/输出管脚连接到第二输入/输出管脚的至少一条焊线。
46.根据权利要求45的振荡器电路，其中第五导体包括至少两条焊线。
47.根据权利要求40的振荡器电路，其中第一输入/输出管脚和第二输入/输出管脚是相邻的管脚。
48.根据权利要求40的振荡器电路，其中第一输入/输出管脚和第二输入/输出管脚至少被第三输入/输出管脚隔开。
49.一种振荡器电路，包括：
具有两个输出节点的有源振荡器；
耦合到所述输出节点的电感环；和
耦合到其中一个输出节点的至少一个电容电路，所说的电容电路包括电容器、电阻器和第一开关，其中在第一开关断开时所说的电阻器将偏压提供给电容器，其中所说的第一开关使电容器耦合到所述有源振荡器的输出节点和使该电容器与其去耦，其中有源振荡器和电容电路被包括在半导体封装中，该半导体封装包括集成电路芯片，所说的电感环包括：
(a)将在芯片上的第一焊盘连接到所述封装的第一输入/输出管脚的第一和第二导体；
(b)将在芯片上的第二焊盘连接到所述封装的第二输入/输出管脚的第三导体和第四导体中的至少一个，其中第一输入/输出管脚和第二输入/输出管脚相邻且彼此接触。
50.根据权利要求49的振荡器电路，其中第一、第二、第三和第四导体是焊线。
51.一种振荡器电路，包括：
具有两个输出节点的有源振荡器；
耦合到所述输出节点的电感环；和
耦合到其中一个输出节点的至少一个电容电路，所说的电容电路包括电容器、电阻器和第一开关，其中在第一开关断开时所说的电阻器将偏压提供给电容器，其中所说的第一开关使电容器耦合到所述有源振荡器的输出节点和使该电容器与其去耦，其中有源振荡器和电容电路被包括在半导体封装中，该半导体封装包括集成电路芯片，所说的电感环包括：
(a)将在芯片上的第一焊盘连接到所述封装的第一输入/输出管脚的第一和第二导体；
(b)将在芯片上的第二焊盘连接到所述封装的第二输入/输出管脚的第三导体和第四导体中的至少一个，其中第一输入/输出管脚和第二输入/输出管脚具有一体的结构。
52.根据权利要求51的振荡器电路，其中第一、第二、第三和第四导体是焊线。
CNA2004800298246A 2003-08-28 2004-08-27 具有由多环结构形成的电感环的集成电路封装 Pending CN1868065A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US49835403P 2003-08-28 2003-08-28
US60/498,354 2003-08-28

Publications (1)

Publication Number Publication Date
CN1868065A true CN1868065A (zh) 2006-11-22

Family

ID=34272661

Family Applications (1)

Application Number Title Priority Date Filing Date
CNA2004800298246A Pending CN1868065A (zh) 2003-08-28 2004-08-27 具有由多环结构形成的电感环的集成电路封装

Country Status (8)

Country Link
US (1) US7768097B2 (zh)
EP (1) EP1665383A2 (zh)
JP (1) JP2007504716A (zh)
KR (1) KR100819134B1 (zh)
CN (1) CN1868065A (zh)
CA (1) CA2537259A1 (zh)
TW (1) TW200520121A (zh)
WO (1) WO2005022597A2 (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112368832A (zh) * 2018-06-22 2021-02-12 微芯片技术股份有限公司 具有增强型集成电路的半导体器件及其制造方法

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7489022B2 (en) * 2005-08-02 2009-02-10 Viasat, Inc. Radio frequency over-molded leadframe package
US8035218B2 (en) * 2009-11-03 2011-10-11 Intel Corporation Microelectronic package and method of manufacturing same
US9999129B2 (en) * 2009-11-12 2018-06-12 Intel Corporation Microelectronic device and method of manufacturing same
JP6206397B2 (ja) 2012-03-12 2017-10-04 セイコーエプソン株式会社 信号発生装置、及び、電子機器
KR101888401B1 (ko) * 2012-05-09 2018-08-16 삼성전자주식회사 집적 회로를 위한 인덕터
CN111835308B (zh) * 2020-07-15 2023-09-05 武汉博畅通信设备有限责任公司 一种数控电调滤波器

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5175884A (en) * 1990-06-01 1992-12-29 Motorola, Inc. Voltage controlled oscillator with current control
JP2581398B2 (ja) * 1993-07-12 1997-02-12 日本電気株式会社 Ｐｌｌ周波数シンセサイザ
US5739730A (en) * 1995-12-22 1998-04-14 Microtune, Inc. Voltage controlled oscillator band switching technique
US5936474A (en) * 1996-04-02 1999-08-10 U.S. Philips Corporation Oscillator having correction element switchable by a fuse
GB2317279B (en) * 1996-09-11 2001-01-24 Nec Technologies Frequency synthesisers
US5839184A (en) * 1997-07-10 1998-11-24 Vlsi Technology, Inc. Method for creating on-package inductors for use with integrated circuits
US5909050A (en) * 1997-09-15 1999-06-01 Microchip Technology Incorporated Combination inductive coil and integrated circuit semiconductor chip in a single lead frame package and method therefor
US5886393A (en) * 1997-11-07 1999-03-23 National Semiconductor Corporation Bonding wire inductor for use in an integrated circuit package and method
US6034423A (en) * 1998-04-02 2000-03-07 National Semiconductor Corporation Lead frame design for increased chip pinout
US6137372A (en) * 1998-05-29 2000-10-24 Silicon Laboratories Inc. Method and apparatus for providing coarse and fine tuning control for synthesizing high-frequency signals for wireless communications
US6335952B1 (en) * 1998-07-24 2002-01-01 Gct Semiconductor, Inc. Single chip CMOS transmitter/receiver
US6194947B1 (en) * 1998-07-24 2001-02-27 Global Communication Technology Inc. VCO-mixer structure
US6194774B1 (en) 1999-03-10 2001-02-27 Samsung Electronics Co., Ltd. Inductor including bonding wires
JP2004514302A (ja) * 1999-08-02 2004-05-13 クゥアルコム・インコーポレイテッド ノイズに強い複数バンド電圧制御発振器のための方法及び装置
US6323735B1 (en) * 2000-05-25 2001-11-27 Silicon Laboratories, Inc. Method and apparatus for synthesizing high-frequency signals utilizing on-package oscillator circuit inductors
JP2002076250A (ja) * 2000-08-29 2002-03-15 Nec Corp 半導体装置
US6538336B1 (en) * 2000-11-14 2003-03-25 Rambus Inc. Wirebond assembly for high-speed integrated circuits
DE10061241A1 (de) * 2000-12-08 2002-06-27 Infineon Technologies Ag Oszillatorschaltung
US6803665B1 (en) * 2001-11-02 2004-10-12 Skyworks Solutions, Inc. Off-chip inductor
US6621140B1 (en) * 2002-02-25 2003-09-16 Rf Micro Devices, Inc. Leadframe inductors
KR20020069181A (ko) * 2002-05-13 2002-08-29 주식회사 엠씨링크 에프엠 전송신호 발생기용 전압조정 발진기의 집적회로 설계방법
US6876266B2 (en) * 2002-06-10 2005-04-05 Gct Semiconductor, Inc. LC oscillator with wide tuning range and low phase noise
KR100399585B1 (ko) * 2002-09-12 2003-09-26 (주) 가인테크 상보성 트랜지스터를 이용한 전압 제어 발진기

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112368832A (zh) * 2018-06-22 2021-02-12 微芯片技术股份有限公司 具有增强型集成电路的半导体器件及其制造方法
CN112368832B (zh) * 2018-06-22 2021-12-28 微芯片技术股份有限公司 具有增强型集成电路的半导体器件及其制造方法

Also Published As

Publication number Publication date
EP1665383A2 (en) 2006-06-07
WO2005022597A2 (en) 2005-03-10
KR100819134B1 (ko) 2008-04-03
US20050045986A1 (en) 2005-03-03
TW200520121A (en) 2005-06-16
US7768097B2 (en) 2010-08-03
WO2005022597A3 (en) 2005-08-04
CA2537259A1 (en) 2005-03-10
KR20060115857A (ko) 2006-11-10
JP2007504716A (ja) 2007-03-01

Similar Documents

Publication Publication Date Title
US6218729B1 (en) Apparatus and method for an integrated circuit having high Q reactive components
CN1224094C (zh) 集成射频电路
US9543258B2 (en) Semiconductor device and method of forming holes in substrate to interconnect top shield and ground shield
US6943294B2 (en) Integrating passive components on spacer in stacked dies
US7304859B2 (en) Chip carrier and fabrication method
CN100580952C (zh) 在集成电路中减少电磁耦合
US20090146760A1 (en) Assembly, chip and method of operating
US8053890B2 (en) Microchip assembly including an inductor and fabrication method
EP1202296A1 (en) Out-of-plane microcoil using bonding wires and method for making
CN1652333A (zh) 高频电路模块
CN1316612C (zh) 具有侧向连接的电容器的电子组件及其制造方法
CN104425460B (zh) 集成电路
CN1868065A (zh) 具有由多环结构形成的电感环的集成电路封装
CN109300881B (zh) 电子封装件暨基板结构与制法
US7071535B2 (en) Integrated circuit package having inductance loop formed from a bridge interconnect
US20050112842A1 (en) Integrating passive components on spacer in stacked dies
US20050045987A1 (en) Integrated circuit package having inductance loop formed from same-pin-to-same-bonding-pad structure
CN101657896B (zh) 电子电路封装
CN218827106U (zh) 异构封装基板和异构封装模组
CN214898440U (zh) 一种提高vco低相位噪声水平的键合线电感
CN1620763A (zh) 高频信号接收装置
JP2006013346A (ja) バイポーラトランジスタ

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
REG Reference to a national code

Ref country code: HK

Ref legal event code: DE

Ref document number: 1095666

Country of ref document: HK

C02 Deemed withdrawal of patent application after publication (patent law 2001)
WD01 Invention patent application deemed withdrawn after publication
REG Reference to a national code

Ref country code: HK

Ref legal event code: WD

Ref document number: 1095666

Country of ref document: HK