CN1866404A - 移位寄存器 - Google Patents

Abstract

本发明的移位寄存器包括一移位寄存电路单元及一缓冲器。缓冲器耦接在移位寄存电路单元的输出端处，藉以延迟移位寄存电路单元的输出信号，来降低相邻两移位寄存电路单元输出信号的重叠部分。

Description

移位寄存器

技术领域

本发明涉及一种移位寄存电路，特别是涉及一液晶显示器的驱动电路。

背景技术

图1所示为一传统移位寄存电路的电路结构，其披露于美国专利US6834095中，其所示仅为单一单元的移位寄存电路，多个移位寄存电路单元串接一起后即可构成一完整的移位寄存电路。而根据图1所示的电路结构，(N-1)out为前级移位寄存电路输出的前级信号，(N+1)out为后级移位寄存电路输出的后级信号，而(N)out则为此移位寄存电路的输出信号。

图2所示为三个耦接移位寄存电路输出端的输出信号概略图，由图中可看出两相邻移位寄存电路的输出信号部分区域彼此重叠一起，而图3所示则为此重叠区域的放大图。依此放大图，相邻移位寄存电路的输出信号约彼此重叠于11伏特，因此，当一液晶显示器使用此种移位寄存电路所形成的输出信号来分别驱动一阈值电压(threshold voltage)约为2伏特的晶体管，藉以对一数据信号进行取样时，由于耦接相邻移位寄存电路的晶体管，于输出信号重叠区域会同时开启，此种现像可能会造成取样错误。

发明内容

因此，本发明的主要目的是提供一种电路结构，其可最小化相邻移位寄存电路单元输出信号的重叠电压。

本发明的一目的是提供一种电路结构，其可增加取样的分辨率。

鉴于上述目的，本发明提出一种移位寄存器电路结构，包括一移位寄存电路单元及一缓冲器。其中移位寄存电路单元，是由两反相器电路以及四个晶体管所组成。而缓冲器则由四个晶体管所组成。

根据一实施例，是以NMOS形成这些晶体管。

根据一实施例，两反相器电路是由两串接的晶体管所形成。

根据另一实施例，本发明提出一种移位寄存器电路结构，是由一第一信号、一第二信号、一第三信号及一第四信号所驱动，该移位寄存器包含：一第一晶体管，其栅极端耦接第二信号，第一源/漏极端耦接于第三信号；一第二晶体管，其栅极端耦接第一信号，第一源/漏极端则与第一晶体管的第二源/漏极端连接；一第三晶体管，其第一源/漏极端耦接第二晶体管的第二源/漏极端，其第二源/漏极端耦接于一低电位；一第四晶体管，其第一源/漏极端耦接于第二晶体管的第二源/漏极端，其第二源/漏极端耦接于低电位，其栅极端耦接于第四信号；一第一反相器，其输入端耦接第三信号；一第二反相器，其输入端耦接第四晶体管的第一源/漏极端，其输出端耦接第四晶体管的栅极端；一第五晶体管，其第一源/漏极端耦接第一反相器的输出端，其栅极端耦接于第一晶体管的第二源/漏极端；一第六晶体管，其第一源/漏极端耦接第五晶体管的第二源/漏极端，其第二源/漏极端耦接于低电位，其栅极端耦接于第二反相器的输出端；一第七晶体管，其第一源/漏极端耦接一高电位，其栅极端耦接于该第五晶体管的第二源/漏极端；以及一第八晶体管，其第一源/漏极端耦接第七晶体管的第二源/漏极端，其第二源/漏极端耦接于低电位，其栅极端耦接于第二反相器的输出端。

根据一实施例，其中第一信号为一时钟信号，第二信号为一反相时钟信号，第三信号为前一串接级移位寄存器所输出的信号，而第四信号为后一串接级移位寄存器所输出信号。

根据一实施例，两反相器电路是由两串接的晶体管所形成。

根据一实施例，还包括至少一延迟电路耦接于该第五与第六晶体管。

由于本发明藉由耦接一缓冲电路于移位寄存电路单元，使得两相邻移位寄存电路单元输出信号间的时间差加大，藉以最小化相邻移位寄存电路单元输出信号的重叠区域，避免于进行数据取样时，同时开启耦接的晶体管，因此其可增加取样的分辨率。

附图说明

为使本发明的上述和其他目的、特征、和优点能更明显易懂，结合附图说明如下。

图1所示为一传统移位寄存电路单元的电路结构。

图2所示为三个耦接移位寄存电路输出端的输出信号概略图。

图3所示则为输出信号重叠区域的放大图。

图4所示为根据本发明较佳实施例的移位寄存电路概略图。

图5所示为根据本发明的移位寄存电路单元的电路结构。

图6所示为操作本发明移位寄存电路的时序图。

图7所示为本发明三个耦接移位寄存电路单元输出信号概略图。

图8所示为输出信号重叠区域的放大图。

图9与图10所示为根据本发明其他实施例的延迟电路示意图。

附图符号说明

500移位寄存器

501移位寄存电路单元

502缓冲器

5001和5002反相器电路

5003、5004、5005和5006端点

Q1、Q2、Q 3、Q4、Q5、Q6、Q7、Q8、Q9和Q10晶体管

具体实施方式

本发明的移位寄存器包括一移位寄存电路单元及一缓冲器。缓冲器耦接在移位寄存电路单元的输出端处，藉以延迟移位寄存电路单元的输出信号，来降低相邻两移位寄存电路单元输出信号的重叠部分。参阅图4所示为根据本发明较佳实施例的移位寄存电路概略图，其中每一个移位寄存电路单元的输出端处均耦接一缓冲器。例如，移位寄存电路单元N的输出端处耦接缓冲器N，而输出信号(N)out，回授至移位寄存电路单元N-1，同时传送至移位寄存电路单元N+1，作为输入信号，各移位寄存电路单元依此类推。

参阅图5所示为根据本发明的移位寄存器的详细电路图，其中移位寄存器500包括移位寄存电路单元501及缓冲器502。移位寄存电路单元501，包括两反相器电路5001和5002，以及四个晶体管Q1、Q2、Q3和Q4。而缓冲器502，则包含四个晶体管Q5、Q6、Q7、Q8、Q9和Q10。其中于此最佳实施例中，是以NMOS形成此十个晶体管。在其他的实施例中亦可以PMOS加以形成。此外本实施例中的两反相器电路5001和5002，是由两串接的晶体管所形成，其中的一晶体管的栅极与源/漏极端串接一起。

本发明的移位寄存电路单元501是由时钟信号CK、反相时钟信号XCK、前级信号(N-1)out和后级信号(N+1)out所控制。其中晶体管Q1的栅极耦接于反相时钟信号XCK，其中第一源/漏极耦接于前级信号(N-1)out，而第二源/漏极则与晶体管Q2以及晶体管Q5的栅极耦接，藉以切换晶体管Q2以及晶体管Q5。晶体管Q2的第一源/漏极耦接于时钟信号CK，而第二源/漏极则与晶体管Q3和Q4的第一源/漏极耦接。晶体管Q3的栅极耦接于反相器电路5002的输出端，同时耦接缓冲器502中晶体管Q7、Q8以及Q10的栅极，藉以控制这些晶体管的切换，而第二源/漏极则耦接于一低电位VSS。晶体管Q4的栅极由后级信号(N+1)out所控制，第一源/漏极耦接于反相器电路5002的输入端，而第二源/漏极则耦接于一低电位VSS。此外反相器电路5001接收前级信号(N-1)out，将其反相后传送给晶体管Q5的第一源/漏极。

而本发明的缓冲器502则与晶体管Q1的第二源/漏极、反相器电路5001的输出端以及反相器电路5002的输出端相接。其中晶体管Q7、Q8以及Q10的切换是由反相器电路5002的输出端所控制，这些晶体管的第二源/漏极均耦接于低电位VSS，而其中晶体管Q7的第一源/漏极则耦接于晶体管Q5的第二源/漏极以及晶体管Q6的栅极和第一源/漏极串接处。而晶体管Q8的第一源/漏极则与晶体管Q6的第二源/漏极耦接，并控制晶体管Q9的切换。而晶体管Q9的第一源/漏极连接于一高电位VDD，第二源/漏极则与晶体管Q10的第一源/漏相接，其中延迟后的本级信号(N)out则从相接处输出。其中本发明的缓冲器502可根据所欲延迟的时间来增减晶体管所组成的延迟电路的数目。例如，若欲减少延迟时间，可移除晶体管Q6和Q8所组成的延迟电路，使得晶体管Q5直接耦接晶体管Q9，而晶体管Q7直接耦接晶体管Q10，如图9所示。相似的，若欲增加延迟时间，可增加晶体管Q6和Q8所组成的延迟电路数目，如图10所示

图6所示为操作本发明移位寄存电路的时序图。请同时参阅图5与图6。于周期T1时，反时钟信号XCK为高电平信号，而时钟信号CK为低电平信号，高电平的反时钟信号XCK会导通晶体管Q1，使得前一级寄存电路单元N-1所输出的高电平前级信号(N-1)out，经由第一晶体管Q1使得端点5003亦为高电平状态，而导通第二晶体管Q2以及第五晶体管Q5。而低电平的时钟信号CK则会经由晶体管Q2使得端点5005呈现低电平状态，此低电平状态信号会传送至反相器5002，经其反相后使得输出端点5006呈现高电平状态。另一方面，高电平前级信号(N-1)out会传送至反相器5001，经其反相后使得端点5004呈现低电平状态。其中端点5006的高电平状态信号会切换缓冲器502的晶体管Q7、Q8以及Q10使其导通，因而输出低电平的本级信号(N)out。另一方面，移位寄存电路单元N+1所输出的低电平后级信号(N+1)out，回授回第四晶体管Q4的栅极，由于其为低电平状态，因此于周期t1第四晶体管Q4处于关闭的状态。

于周期T2时，反时钟信号XCK为低电平信号，而时钟信号CK为高电平信号，低电平的反时钟信号XCK会切换晶体管Q1，使其处于关闭状态，而使得端点5003呈现浮动状态(floating state)，此浮动状态的端点5003导通第二晶体管Q2以及第五晶体管Q5。而高电平的时钟信号CK则会经由晶体管Q2使得端点5005呈现高电平状态，此高电平状态信号会通过晶体管Q2寄生电容C的耦合作用，而再次拉升端点5003的电平，此外端点5005的高电平状态信号，会传送至反相器5002，经其反相后使得输出端点5006呈现低电平状态。另一方面，低电平前级信号(N-1)out会传送至反相器5001，经其反相后使得端点5004呈现高电平状态，此高电平状态信号会经由晶体管Q5，使得栅极和源/漏极串接的晶体管Q6导通，并经由导通的晶体管Q6切换晶体管Q9使其导通。此时，一高电位VDD经由晶体管Q9而输出成为高电平的本级信号(N)out。另一方面，移位寄存电路单元N+1所输出的低电平前级信号(N+1)out，回授回第四晶体管Q4的栅极，由于其为低电平状态，因此于周期t2第四晶体管Q4处于关闭的状态。

于周期T3时，反时钟信号XCK为高低电平信号，时钟信号CK为低电平信号，前级信号(N-1)out为低电平信号，而后级信号(N+1)out为高电平信号。高电平的反时钟信号XCK会导通晶体管Q1，使得端点5003经由第一晶体管Q1耦接于低电平前级信号(N-1)out，而呈现低电平状态，此低电平信号使得第二晶体管Q2以及第五晶体管Q5关闭。此外低电平前级信号(N-1)out传送至反相器5001，经其反相后使得端点5004呈现高电平状态。而高电平的后级信号(N+1)out会导通晶体管Q4，使端点5005经由晶体管Q4耦接于一低电位VSS，而呈现低电平状态，此低电平状态信号会传送至反相器5002，经其反相后使得输出端点5006呈现高电平状态，此高电平状态信号切换缓冲器502的晶体管Q7、Q8以及Q10使其导通，因而输出低电平的本级信号(N)out。

由于本发明的本级信号(N)out经由一缓冲器502后传送出，并非直接由移位寄存电路单元501送出，即藉由一缓冲器502让本级信号(N)out延迟一时间输出，藉以加大与前级信号(N+1)out间的输出时间差，来降低相邻移位寄存电路单元输出信号的重叠区域。此外此本级信号(N)out会传送至移位寄存电路单元N+1，成为其输入的前级信号，同时传送至移位寄存电路单元N-1，成为其输入的后级信号。

参阅图7所示为本发明三个耦接移位寄存电路单元输出信号概略图。图8所示则为输出信号重叠区域的放大图。与图2相较，本发明可大幅降低两相邻移位寄存电路单元输出信号的重叠区域。且依放大图，根据本发明的相邻移位寄存电路单元的输出信号约彼此重叠于1.5伏特，因此，当一液晶显示器使用此种移位寄存电路所形成的输出信号来分别驱动阈值电压(threshold voltage)约为2伏特的晶体管，藉以对一数据信号进行取样时，由于重叠的电压是在1.5伏特，因此耦接相邻移位寄存电路的晶体管，于输出信号重叠区域不会同时开启，可避免取样错误。

综上所述，本发明藉由耦接一缓冲电路于移位寄存电路单元，使得两相邻移位寄存电路单元输出信号间的时间差加大，藉以最小化相邻移位寄存电路单元输出信号的重叠区域，避免于进行数据取样时，同时开启耦接的晶体管，因此其可增加取样的分辨率。

虽然本发明已以一较佳实施例披露如上，然其并非用以限定本发明，本领域的技术人员在不脱离本发明的精神和范围的前提下可作各种的更动与润饰，因此本发明的保护范围以本发明的权利要求为准。

Claims (14)

1.一移位寄存器，由一第一信号、一第二信号、一第三信号及一第四信号所驱动，该移位寄存器至少包含：

一第一晶体管，该第一晶体管的栅极端耦接该第二信号，该第一晶体管的第一源/漏极端耦接于该第三信号；

一第二晶体管，该第二晶体管的栅极端耦接该第一信号，该第二晶体管的第一源/漏极端耦接于该第一晶体管的第二源/漏极端；

一第三晶体管，该第三晶体管的第一源/漏极端耦接该第二晶体管的第二源/漏极端，该第三晶体管的第二源/漏极端耦接于一低电位；

一第四晶体管，该第四晶体管的第一源/漏极端耦接该第二晶体管的第二源/漏极端，该第四晶体管的第二源/漏极端耦接于该低电位，该第四晶体管的栅极端耦接于该第四信号；

一第一反相器，该第一反相器的输入端耦接该第三信号；

一第二反相器，该第二反相器的输入端耦接该第四晶体管的第一源/漏极端，该第二反相器的输出端耦接该第四晶体管的栅极端；

一第五晶体管，该第五晶体管的第一源/漏极端耦接该第一反相器的输出端，该第五晶体管的栅极端耦接于该第一晶体管的第二源/漏极端；

一第六晶体管，该第六晶体管的第一源/漏极端耦接该第五晶体管的第二源/漏极端，该第六晶体管的第二源/漏极端耦接于该低电位，该第六晶体管的栅极端耦接于该第二反相器的输出端；

一第七晶体管，该第七晶体管的第一源/漏极端耦接一高电位，该第七晶体管的栅极端耦接于该第五晶体管的第二源/漏极端；以及

一第八晶体管，该第八晶体管的第一源/漏极端耦接该第七晶体管的第二源/漏极端，该第八晶体管的第二源/漏极端耦接于该低电位，该第八晶体管的栅极端耦接于该第二反相器的输出端。

2.如权利要求1所述的移位寄存器，其中所述晶体管为NMOS晶体管。

3.如权利要求1所述的移位寄存器，其中该第一信号为一时钟信号。

4.如权利要求1所述的移位寄存器，其中该第二信号为一反相时钟信号。

5.如权利要求1所述的移位寄存器，其中该第一信号与第二信号彼此反相。

6.如权利要求1所述的移位寄存器，其中该第三信号为前一串接级移位寄存器所输出的信号。

7.如权利要求1所述的移位寄存器，其中该第四信号为后一串接级移位寄存器所输出信号。

8.如权利要求1所述的移位寄存器，其中还包括至少一延迟电路耦接于该第五与第六晶体管。

9.如权利要求8所述的移位寄存器，其中该延迟电路至少包括：

一第九晶体管，该第九晶体管的第一源/漏极端连接该第九晶体管的栅极端，并与该第五晶体管的第二源/漏极端相接，该第九晶体管的第二源/漏极端耦接于该第七晶体管的栅极端；以及

一第十晶体管，该第十晶体管的第一源/漏极端耦接该第九晶体管的第二源/漏极端，该第十晶体管的第二源/漏极端耦接于该低电位，该第十晶体管的栅极端耦接于该第二反相器的输出端。

10.如权利要求9所述的移位寄存器，其中所述晶体管为NMOS晶体管。

11.如权利要求1所述的移位寄存器，其中该第一反相器还包括：

一第十一晶体管，该第十一晶体管的第一源/漏极端连接该第十一晶体管的栅极端，并与该高电位耦接，该第十一晶体管的第二源/漏极端耦接于该第五晶体管的第一源/漏极端；以及

一第十二晶体管，该第十二晶体管的第一源/漏极端耦接该第十一晶体管的第二源/漏极端，该第十二晶体管的第二源/漏极端耦接于该低电位，该第十二晶体管的栅极端耦接于该第三信号。

12.如权利要求11所述的移位寄存器，其中所述晶体管为NMOS晶体管。

13.如权利要求1所述的移位寄存器，其中该第二反相器还包括：

一第十三晶体管，该第十三晶体管的第一源/漏极端连接该第十三晶体管的栅极端，并与该高电位耦接，该第十三晶体管的第二源/漏极端耦接于该第三晶体管的栅极端，以及该第六晶体管的栅极端；以及

一第十四晶体管，该第十四晶体管的第一源/漏极端耦接该第十三晶体管的第二源/漏极端，该第十四晶体管的第二源/漏极端耦接于该低电位，该第十四晶体管的栅极端耦接于该第四晶体管的第一源/漏极端。

14.如权利要求13所述的移位寄存器，其中所述晶体管为NMOS晶体管。

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