CN1833293A - 在感测存储单元时测量电流的方法和装置 - Google Patents

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Abstract

装置和方法感测或测量输入电流，例如指示存储单元逻辑状态的电流。感测电路包括放大器、电容器、电流源电路、时钟控制比较器和时钟计数器。电流源电路操作为对比较器的输出作出响应，以在各充电和放电间隔期间向电容器提供电流或从中提取电流。时钟控制计数器中的计数由电容器电压和参考电压的周期性比较而产生，因此与存储单元的逻辑状态有关。充电期间提供电流的幅度小于放电期间提取的幅度，这允许使用较小的计数器。

Description

在感测存储单元时测量电流的方法和装置
                    相关申请交叉引用
本发明涉及2002年8月19日由R.Jacob Baker提交的题为“电阻存储器的双回路感测方案(Dual Loop Sensing Scheme For ResistiveMemory)”的美国专利申请No.10/222,843，其公开的全部内容通过引用结合在本文中。
技术领域
本发明涉及电流测量。例如，可以测量电流来感测基于电阻的存储器件诸如磁阻随机存取存储器(MRAM)器件的状态，它们将逻辑值存储为存储单元的电阻状态。
背景技术
图1示出基于电阻的存储器阵列结构的一个实例，称为交叉点阵列。存储器阵列8包括多条行线6，与多条列线12正交排列。每条行线通过各自的电阻存储单元14连接到各条列线。每个存储单元的电阻值存储两个或更多个逻辑值中的一个，根据将其编程为显示多个电阻值中的哪一个而定。具有连接到行线和列线的电阻单元14的交叉点阵列的特点是，在阵列中没有存储单元存取晶体管。
MRAM器件是实现基于电阻的存储器的一种方法。在MRAM中，每个电阻存储单元通常包括插接(pinned)磁层、感测磁层以及插接层和感测层之间的隧道阻挡层。插接层具有固定的磁校准，而感测层的磁校准可编程为不同方向。单元的电阻根据感测层的校准而改变。用一个电阻值例如较高值来表示逻辑“1”，而用另一个电阻值例如较低值来表示逻辑“0”。通过感测存储单元的各个电阻值并将这样感测的电阻值解释为存储数据的逻辑状态，来读取存储的数据。
对于二进制逻辑状态的感测，不必知道存储单元电阻的绝对幅度，只需知道电阻是大于还是小于在逻辑1和逻辑0电阻值中间的某个阈值即可。不过，感测MRAM存储元件的逻辑状态很困难，因为MRAM器件的技术有多种限制。
在已寻址单元的列线上感测MRAM单元电阻。为了感测该单元，通常将连接到该单元的行线接地，而将其余的行线和列线保持在特定电压。减少或消除存储器单元中的晶体管易于降低对单元面积的要求，增加存储密度并降低成本。如上所述的交叉点阵列的单元不包括晶体管。这是通过使每个电阻元件始终与各自的行线和列线保持电连接来实现的。结果，当感测一个存储器单元时，由通过已寻址行线中其它存储单元的有效寄生电流通路对其进行分流。
在常规MRAM器件中，高电阻状态具有的电阻大约为1MΩ。处于低电阻状态的元件具有的电阻大约为950KΩ。由此逻辑1和逻辑0之间的差值电阻通常大约为50KΩ或大约5％的缩放比例。相应地，感测的MRAM器件上的感测电压以逻辑1和逻辑0状态之间的大约5％的缩放比例变化。
感测MRAM电阻的一个方法是将对应于感测电压的电流在时间上积分，并对所得的被积函数电压进行采样。这是通过将电压加到跨导放大器的输入并用电容器累积由放大器输出的电流来实现的。
图2示出了在这种电容器上电压随时间的理论变化。电容器电压Vcap从初始电压Vinit上升到参考电压Vref所用的间隔期间tm与加到跨导放大器输入的电压有关。
常规的感测技术对Vcap和Vref进行比较，允许Vcap增加，直到Vcap超过Vref为止，然后使电容器放电，直到Vcap再次低于Vref为止。可对指示比较结果的脉冲进行计数，以测量感测电压，该电压又指示元件的电阻状态。但在采样周期期间累积了大计数时，就会产生问题。
发明内容
本发明提供了设置充电和放电间隔期间提供给电容器的电流以影响计数的技术。
根据本发明的示范性实施例，MRAM单元逻辑状态是通过将存储单元配置成在该单元上形成与该单元电阻有关的感测电压来感测的。将感测电压加到跨导放大器的输入上，该跨导放大器输出与感测电压有关的感测电流。对感测电流在时间上积分，以测量感测电压。
在积分期间，感测电流与正电流或负电流交替相加。与放大的感测电流相加的正电流使电容器充电，直到它超过参考电压为止，然后与放大的感测电流相加的负电流使电容器放电，直到它再次低于参考电压为止。将脉冲周期性地提供给数字计数器，当电容器超过参考电压时提供UP(升)计数脉冲，而当参考电压超过电容器上的电压时提供DOWN(降)计数脉冲。通过在初始化计数器后的已知时间间隔对数字计数器的计数值与阈值进行比较，可以确定被感测MRAM单元的逻辑状态。如果正电流的幅度保持在低于负电流，即IUP＜IDOWN，则通过减少每个采样周期上的计数来改进计数器的范围。
根据以下结合附图的详细说明，可以更清晰地理解本发明的这些和其它特性和优点。
附图说明
图1示出使用交叉点结构的部分常规MRAM器件；
图2示出按照感测MRAM单元电阻的一种方法的积分电压的理想时间和电压图；
图3示出部分磁随机存取存储器件；
图4示出在单元感测期间图3器件的一部分；
图5A示出本发明感测电路的方框图；
图5B是图5A中感测电路的一组定时图；以及
图6示出按照本发明的示范性实施例包括具有感测电路的存储器件的数字处理系统。
具体实施方式
在本发明的示范性实施例中，在连接到电容器的放大器上接收表示电阻存储单元的已编程电阻状态的信号。电容器还连接到比较器，比较器连接到参考电压源并受时钟控制。比较器的输出连接到一对开关。第一开关将正电流源连接到电容器，而第二开关将负电流源连接到电容器。比较器输出备选地可连接到单个开关，该开关既连接到正电流源又连接到负电流源，并可在正负电流源之间切换。与放大器的感测电流结合的正电流使电容器充电，而与感测电流结合的负电流使电容器放电。比较器的输出还连接到也由时钟控制的升/降计数器。电流源电路包括正电流源、负电流源和开关。正电流的量保持在低于负电流的量，即IUP＜IDOWN。升/降计数器含有在存储单元的采样周期上获得的数字值。
图3示意性示出了根据本发明示范性实施例的存储器件5的一部分。图3所示电路可全部集成在一个衬底上。电阻存储单元的交叉点阵列配置成使特定存储单元的电阻可由感测电压来表示。器件5包括MRAM单元14的阵列8、多条隔开的导电行线6以及多条隔开的导电列线12。多条行线6基本上与多条列线12正交地放置，在各交叉处定义了多个重叠区域。在其它实施例中，行线和列线可以相互倾斜隔开的关系放置。每条行线由各自的MRAM电阻单元14连接到每条列线。多个开关器件51(通常用晶体管来实现)各连接到一条行线6、第一恒定电位源(地)20以及第二恒定电位源(阵列电压Va)24。控制电路61包括行解码器，并如虚线62所示连接到各开关器件51。开关器件51适于在控制电路61的控制下将行线6交替连接到地20和电压源Va 24。控制电路61将各个开关器件51保持在默认的行线接地状态。开关器件52示出了在读周期期间选中行54时开关器件51的状态。多个感测电路50分别连接到列线12。
电源(未示出)提供电压源，它维持电路工作的各种电位。电源定义了三种电位，包括地电位20、电路元件的工作电压Vcc以及如上述连接的电压Va 24。在一个实现中，电压Va 24大约为5伏。
在图4中，选中的行线54显示为由选中的开关器件52连接到电压Va 24。还示出了多条列线12中的特定已寻址列线30。还示出了连接着选中行线54和特定列线30的被感测存储单元38的第一端。各感测电路130操作上连接到列线30，用以感测列线30相对地20的电压。
如图所示，寄生通路存储单元(例如34、40、42、44、46，它们构成多个存储单元14的子集)连接在列线30和各多条行线6之间。除了连接到被感测单元38的行线之外，各条行线6都由各自的开关器件51接地。这样，由与被感测的特定电阻单元38串联的寄生通路单元例如34、40、42、44、46的并联组合就形成了分压器。列线30定义了寄生通路单元和被感测单元38之间的感测节点。列线30的感测电压连接到感测电路130。
在一个实施例中，所选电阻存储单元38的电阻在大约900KΩ到大约1.1MΩ的范围内。在使用目前技术所制备的各种实施例中，存储单元电阻在低电阻状态可在大约900KΩ到大约1MΩ的范围内，而在高电阻状态可在大约950KΩ到大约1.1MΩ的范围内。在特定器件中，低范围和高范围不重叠。可以理解，电阻单元技术的发展可以得出仍可有效应用本发明的不同电阻值。
在MRAM中用来感测电压也就是存储单元逻辑状态的基于噪声成形的感测放大器导致了固有偏移。例如，在低电阻状态，感测放大器的输入电压可为1.992mV，而在高电阻状态，输入电压可为2.212mV，要感测的实际信号是这两个电压之间的差，即大约220μV。感测电路130从数据(输入电压)中减少或消除此偏移，即，为两个输入电压所共用的近似2mV。
由于感测放大器的输出是对计数器的一系列UP和DOWN，因此减少或消除此偏移就可减小用于对UP和DOWN的数量进行计数的计数器的大小。一般来说，计数器必须足够大，以对采样周期中所发生的最大值和最小值进行计数。例如，UP计数对应于在计数器中将值增加1(+1)，而DOWN计数对应于在计数器中将值减少1(-1)。则序列111-11-1对应于(4-2)/6即1/3的平均值。减小偏移具有减小采样周期中发生的最大值的效果，在此例中由于起始串是3个1，因此最大值为3。
在采样周期结束时，计数值指示Vcap超过Vref期间的采样周期的比例，而这又是Vin的量度。但计数值不必等于所指示的比例；例如，可以减少偏移，以使零计数指示在高电阻时的比例，而较高的非零计数指示在低电阻时的比例。
通过调节感测放大器中所用的偏流就可实现对偏移的补偿。可将电容器充电时提供的正偏流设置为低于放电时提供的负偏流。为使典型的感测放大器正常工作，正负偏流的平均值必须等于输入电流。也就是，ginVin＝Iup和Idown的平均值。
图5A是本发明的一个实施例，其中感测电路400的输入410连接到电阻存储器件的列线30。被感测电阻存储单元38的一端连接到列线30。列线30还连接到由电阻39表示的寄生通路。感测电路4000 包括跨导放大器412。跨导放大器具有传递函数gin，以使在放大器输出节点416输出的电流414与在放大器输入节点418所加的电压Vin成比例，即Iin＝ginVin。放大器的输出节点416连接到电容器422的第一极板420、时钟控制比较器426的第一输入424、电流源电路430的偏置节点428以及(可选地)模拟预置电路434的输出432。应注意到，模拟预置电路的功能可由适当配置的跨导放大器412来实现，就不需要单独的模拟预置电路了。
比较器426具有两个输出，其中输出444示出带有反相器，以指示它是输出445的负(相反的逻辑状态)。或者，可将输出445反相，以获得输出444。电流源430适于按照一对开关464、466的状态向第一电容器极板420提供电流或从其中提取电流，这对开关是打开还是闭合取决于由比较器426到每个开关的反馈。两个开关不能同时闭合。时钟控制比较器还包括：第二输入438，其适于由参考电压源440维持在参考电压Vref；以及时钟输入442，其适于接收时钟信号CLKcmp。比较器426的输出444、445连接到开关464、466，这两个开关可以是晶体管，它们控制着电流源电路430的Iup(正)和Idown(负)电流到第一电容器极板420的连接。开关464连接到比较器426的输出444，而开关466连接到比较器426的输出445。比较器的输出444、445还分别连接到时钟控制计数器448的UP/DOWN输入446、447。时钟控制计数器包括时钟输入450、预置输入452以及包括多条数字输出线456的数字计数输出454。
在工作时，由模拟预置电路434在电容器422上建立预置电压。通过加在数字预置输入452上的信号转变在计数器448的输出454上建立数字预置值。
假定电容器422上的预置电压小于加在比较器426的第二输入438上的参考电压Vref，则一旦比较器426的时钟输入442接收到时钟信号转变，比较器426的反相输出444就在数字计数器448的输入446上加上相应的UP输入。比较器的输出444、445还分别加到电流源电路430的开关464、466上。因此，当Vcap＜Vref时，开关464闭合，而开关466打开，并且电容器422的充电电流为Iin+Iup。于是，当Vcap＞Vref时，输出444和445分别打开开关464和闭合开关466，以使电容器422的放电电流为Iin-Idown。
电容器422上的电压升到高于由加在比较器426输入438上的参考电压Vref所定义的电压阈值。随后，电容器422上的电压继续上升，直到在比较器426的时钟输入442上检测到时钟转变为止。一检测到时钟转变，比较器426的输出444和445的逻辑状态就反转(例如在输出444反相后从“0”到“1”，而在输出445从“1”到“0”)，并在数字计数器448的输入446上加相应的UP输入。作为响应，电流源电路430改变状态，以从电容器422中提取电流。由于从电容器422中提取了电流，因此电容器上的电压下降并然后低于参考电压Vref电平。然后，当比较器426的输入442上的时钟信号转变时，比较器输出再次反转，但这次将DOWN信号提供到输入447上。
计数器448循环计数，从其预置值开始并回到预置值。因此，在交替充电和放电间隔期间计数器对UP和DOWN进行计数，并且数字计数器的时间平均值或采样周期结束时的值应近似于如下两个值中的一个：用于低电阻的高值和用于高电阻的低值。
如上所述，根据开关464、466处于打开或闭合，来自放大器412的电流414与来自电流源电路430的电流460、462相加。在没有电流源电路430提供的偏流时，放大器412的输出电流414的感测易于使电容器422充电，以使电容器422的充电比其放电快。于是，当电容器422上的电压超过Vref时就比其小于Vref时会发生更多的比较器时钟信号的上升转变。在一些实例中，电容器422上的电压会上升到这样一点：其中在一个时钟间隔期间发生的放电不足以使电容器422的电压低于参考电压。结果，对于时钟的多个连续上升转变，电容器上的电压高于参考电压。
电流源电路430具有两个电流源460、462，它们制造成提供某种电流。例如，电流源460、462可以是始终导通的开关，提供固定的电流。也就是说，电流源460、462可以实现为包括始终导通的一个或多个晶体管的电路，例如跟随器。或者，可以使用能够通过改变晶体管的栅极电压来控制电流的电路。
使用Iup(正)电流幅度低于Idown(负)电流幅度的电流源电路430降低了每个采样周期输入到计数器的UP和DOWN数的平均值，这样计数器的大小(所需的位数)就可减少。这就给计数器一个更好的总体范围。
通过调节Iup(正)和Idown(负)电流的幅度，感测放大器和计数器的中心点都可移动。当最佳调节时，计数器输出将终止在接近于零。也就是说，Iup+ginVin≈Idown导致计数器居中，以使对不同电阻值的升/降计数都有较小的最大值和最小值，所以计数器可做得更小。
图5B示出了感测电路400中各种信号行为与时间的关系图。在两个图中，时间都沿横轴。在上图中，实线表示没加附加偏流时电容器上的信号。由Iup 462通过开关464所加的正电流(上图中用点划线指示)趋向于随时间增加电容器上的电荷，以使电容器在单个时钟周期内不能放电到阈值以下，导致计数大于零。但可由Idown 460通过开关466施加比正电流更大量的负电流(用虚线和点划线指示)。这导致计数器接近于零。计数器的输出(如下图所示)在t0以预置值例如零开始，并交替改变，以使计数基本上是恒定的。对于每次增加计数(+1)或UP计数，都有对应的减少(-1)或DOWN计数。可以使用较小的计数器，因为最大计数为+1。
例如，使用等量的Iup和Idown，逻辑零(0)或高电阻的计数器输出可能是156，而逻辑1(1)或低电阻的计数器输出可能是180。使用不等量的Iup和Idown，逻辑零(0)的计数器输出可能是0，而逻辑01(1)的计数器输出可能是24。需要较小的计数器，在否则需要9位计数器的地方6位计数器就足够了。
图6示出了示范性数字处理系统500，它使用的存储器件17采用了以上结合图5A-5B所公开的本发明的感测电路400。处理系统500包括一个或多个处理器501，该处理器501连接到局部总线504。存储器控制器502和主总线桥503也连接到局部总线504。处理系统500可包括多个存储器控制器502和/或多个主总线桥503。存储器控制器502和主总线桥503可以集成为单一器件506。
存储器控制器502还连接到一条或多条存储器总线507。每条存储器总线接纳存储器组件508，该组件至少包括一个有感测电路400的存储器件17。每个存储器组件508可以是一个存储卡或存储器模块。存储器模块的实例包括单列直插式存储器模块(SIMM)和双列直插式存储器模块(DIMM)。存储器组件508可包括一个或多个附加器件509。例如，在SIMM或DIMM中，附加器件509可以是配置存储器，例如串行状态检测(SPD)存储器。存储器控制器502还可连接到高速缓冲存储器505。高速缓冲存储器505可以是处理系统中唯一的高速缓冲存储器。或者，其它装置例如处理器501也可包括高速缓冲存储器，可与高速缓冲存储器505形成高速缓存分层结构。如果处理系统500包括作为总线主控或支持直接存储器存取(DMA)的外设或控制器，则存储器控制器502可实现高速缓存一致性协议。如果存储器控制器502连接到多个存储器总线507，则各存储器总线507可以并行工作，或将不同的地址范围映射到不同的存储器总线507。
主总线桥503连接到至少一条外围总线510。诸如外设或附加总线桥等各种装置可连接到外围总线510。这些装置可包括存储控制器511、各种I/O装置514、辅助总线桥515、多媒体处理器518以及传统装置接口520。主总线桥503还可连接到一个或多个专用高速端口522。例如在个人电脑中，专用端口可以是加速图形端口(AGP)，用于将高性能视频卡连接到处理系统500上。
存储控制器511通过存储总线512将一个或多个存储装置513连接到外围总线510。例如，存储控制器511可以是SCSI控制器，而存储装置513可以是SCSI盘。I/O装置514可以是任何种类的外设。例如，I/O装置514可以是局域网接口，例如以太网卡。辅助总线桥可用于通过另一总线将附加装置对接到处理系统。例如，辅助总线桥可以是通用串行端口(USB)控制器，用于将USB装置517连接到处理系统500。多媒体处理器518可以是声卡、视频捕获卡或任何其它类型的媒体接口，其还可连接到一个附加装置例如扬声器519。传统装置接口520用于将传统装置(例如老式的键盘和鼠标)连接到处理系统500。
图6所示的处理系统500仅是可以使用本发明的一个示范性处理系统。虽然图6示出的处理体系结构特别适用于通用计算机，例如个人计算机或工作站，但应认识到，可以进行众所周知的各种改动，以将处理系统500配置成更适合于各种应用。例如，需要处理的许多电子装置可以用较简单的结构实现，这有赖于连接到存储器组件508和/或存储器件100的CPU 501。这些电子装置可包括但不限于音频/视频处理器和记录器、游戏控制台、数字电视机、有线或无线电话、导航装置(包括基于全球定位系统(GPS)和/或惯性导航的系统)以及数字摄像机和/或记录器。改动例如可以包括去除不必要的组件、添加专用装置或电路和/或集成多个装置。
虽然以上对本发明的实施例作了说明，但应理解这些实施例都是本发明的范例，不应被认为是限制性的。虽然本发明是就MRAM进行的说明，但本发明并不限于此，而是可应用于例如PCRAM以及以不同电平感测信号的其它电路中。在不背离本发明的精神或范围的前提下，可以进行添加、删除、替代以及其它改动。所以，本发明不应认为受上述说明限制，而仅受所附权利要求书的范围限制。

Claims (34)

1.一种测量输入电流的方法，包括：
在包括交替充电和放电间隔的采样周期期间在电容元件上接收所述输入电流；
在每个充电间隔期间，在所述电容元件上接收正偏流，直到所述电容元件上的电压超过参考电压为止；
在每个放电间隔期间，在所述电容元件上接收负偏流，直到所述电容元件电压小于所述参考电压为止，所述负偏流的幅度超过所述正偏流的幅度；以及
获得指示所述电容元件的电压超过所述参考电压的所述采样周期的比例的计数，所述计数是所述输入电流的量度。
2.一种测量输入电流的方法，包括：
在包括交替充电和放电间隔的采样周期期间在电容元件上接收所述输入电流，所述输入电流具有低值和高值其中之一；
在每个充电间隔期间，在所述电容元件上接收正偏流，直到所述电容元件上的电压超过参考电压为止，所述正偏流设置成：对于所述输入电流具有所述低值的采样周期而言所述计数为零，而对于所述输入电流具有所述高值的采样周期而言所述计数大于零；
在每个放电间隔期间，在电容元件上接收负偏流，直到所述电容元件电压小于所述参考电压为止，所述负偏流的幅度超过所述正偏流的幅度，所述正负偏流的幅度平均值近似等于所述低值或所述高值；以及
获得指示所述电容元件的电压超过所述参考电压的所述采样周期的比例的计数，所述计数是所述输入电流的量度。
3.一种感测存储单元逻辑状态的方法，包括：
将计数器的计数值预置为预置计数值；
在第一多个时间间隔期间用充电电流对电容器充电，当所述电容器的周期测试指示其上的第一电压超过阈值电压时，所述第一多个时间间隔的每个时间间隔终止，所述充电电流包括指示所述存储单元逻辑状态的输入电流和正偏流；
在第二多个时间间隔期间用放电电流对所述电容器放电，当所述电容器的周期测试指示其上的第二电压低于所述阈值电压时，所述第二多个时间间隔的每个时间间隔终止，所述放电电流包括所述输入电流和幅度大于所述正偏流的负偏流；以及
在所述第一多个时间间隔期间周期性递增所述计数器，而在所述第二多个时间间隔期间周期性递减所述计数器，以获得净计数值，所述净计数值指示所述存储单元的逻辑状态。
4.如权利要求3所述的感测存储单元状态的方法，其中所述周期性递增所述计数器包括：
在所述第一多个时间间隔的每个时间间隔期间递增一次所述计数器。
5.如权利要求3所述的感测存储单元状态的方法，其中所述周期性递减所述计数器包括：
在所述第二多个时间间隔的每个时间间隔期间递减一次所述计数器。
6.如权利要求3所述的感测存储单元状态的方法，其中所述存储单元包括MRAM存储单元。
7.一种感测MRAM存储单元电阻状态的感测电路，包括：
跨导放大器，其输入连接到所述MRAM存储单元电阻元件的一端，而输出连接到节点；
电容器，其第一极板连接到所述节点，而第二极板连接到恒定电位源；
比较电路，其具有连接到所述节点的第一输入、连接到第一时钟信号的第二输入、连接到电压参考源的第三输入、第一输出和第二输出，所述第二输出处于和所述第一输出相反的逻辑状态；
电流源，其输出连接到所述节点，所述电流源适于通过所述电流源的所述输出交替地向所述节点提供电流或从中吸收电流，所述电流源还包括第一开关和第二开关，其中所述第一开关连接到所述比较器的所述第一输出，而所述第二开关连接到所述比较器的所述第二输出，所述第一开关响应于所述比较器的所述第一输出打开或闭合，而所述第二开关响应于所述比较器的所述第二输出打开或闭合，并且其中所述第一开关和所述第二开关的所述打开和闭合控制着在特定时间所述电流源是提供电流还是吸收电流；以及
计数器电路，其第一输入连接到所述节点，第二输入连接到第二时钟信号，而输出适于输出数字计数值。
8.如权利要求7所述的感测MRAM存储单元电阻状态的感测电路，其中所述计数器电路还包括连接到预置信号源的第三输入。
9.如权利要求7所述的感测MRAM存储单元电阻状态的感测电路，还包括模拟预置电路，所述模拟预置电路的输出连接到所述第一节点，用以在所述电容器上建立预置电压。
10.如权利要求7所述的感测MRAM存储单元电阻状态的感测电路，其中所述电流源操作为以比提供电流大的幅度吸收电流。
11.如权利要求7所述的感测MRAM存储单元电阻状态的感测电路，其中所述跨导放大器适于在所述跨导放大器的所述输出产生输出电流，所述输出电流与在所述跨导放大器的所述输入上施加的输入电压在函数上相关。
12.如权利要求10所述的感测MRAM存储单元电阻状态的感测电路，其中所述电流源的所述吸收近似等于所述电流源的所述提供加上所述跨导放大器的所述输出。
13.一种感测MRAM存储单元电阻状态的感测电路，包括：
跨导放大器，其输入连接到所述MRAM存储单元电阻元件的一端，而输出连接到节点；
电容器，其第一极板连接到所述节点，而第二极板连接到恒定电位源；
比较电路，其具有连接到所述节点的第一输入、连接到第一时钟信号的第二输入、连接到电压参考源的第三输入、第一输出和第二输出，所述第二输出处于和所述第一输出相反的逻辑状态；
电流源，其输出连接到所述节点，所述电流源适于通过所述电流源的所述输出交替地向所述电容器提供电流或从中提取电流，所述电流源还包括第一开关和第二开关，其中所述第一开关连接到所述比较器的所述第一输出，而所述第二开关连接到所述比较器的所述第二输出，所述第一开关响应于所述比较器的所述第一输出打开或闭合，而所述第二开关响应于所述比较器的所述第二输出打开或闭合，并且其中所述第一开关和所述第二开关的所述打开和闭合控制着在特定时间所述电流源是提供电流还是提取电流，其中电流的所述提供近似等于电流的所述提取加上所述跨导放大器的所述输出；以及
计数器电路，其第一输入连接到所述节点，第二输入连接到第二时钟信号，而输出适于输出数字计数值。
14.如权利要求13所述的感测MRAM存储单元电阻状态的感测电路，其中所述电流源操作为以比提取电流小的幅度提供电流。
15.一种感测MRAM存储单元电阻状态的感测电路，包括：
跨导放大器，其输入连接到所述MRAM存储单元电阻元件的一端，而输出连接到节点，所述输出提供感测电流；
电容器，其第一极板连接到所述节点，而第二极板连接到恒定电位源；
比较电路，其具有连接到所述节点的第一输入、连接到第一时钟信号的第二输入、连接到电压参考源的第三输入、第一输出和第二输出，所述第二输出处于和所述第一输出相反的逻辑状态；
电流源，其输出连接到所述节点，所述电流源适于通过所述电流源的所述输出交替地向所述节点提供正电流或负电流，所述电流源还包括第一开关和第二开关，其中所述第一开关连接到所述比较器的所述第一输出，而所述第二开关连接到所述比较器的所述第二输出，所述第一开关响应于所述比较器的所述第一输出打开或闭合，而所述第二开关响应于所述比较器的所述第二输出打开或闭合，并且其中所述第一开关和所述第二开关的所述打开和闭合控制着在特定时间所述感测电流是与所述正电流结合还是与所述负电流结合；以及
计数器电路，其第一输入连接到所述节点，第二输入连接到第二时钟信号，而输出适于输出数字计数值。
16.如权利要求15所述的感测MRAM存储单元电阻状态的感测电路，其中所述电流源操作为以比提供电流大的幅度吸收电流。
17.如权利要求15所述的感测MRAM存储单元电阻状态的感测电路，其中所述正电流连接到电源电压。
18.如权利要求15所述的感测MRAM存储单元电阻状态的感测电路，其中所述负电流连接到第二恒定电位源。
19.一种感测电路，包括：
输入信号电路，其提供输入电流；
电容元件，其在包括交替充电和放电间隔的采样周期期间接收所述输入电流；
比较电路，其提供指示所述电容元件上的电压是否超过参考电压的周期性比较信号；
偏流电路，其通过如下方式对所述周期性比较信号作出响应：在每个充电间隔期间提供正偏流，直到所述比较信号指示所述电容元件的电压超过所述参考电压为止，并在每个放电间隔期间提供负偏流，直到所述比较信号指示所述电容元件的电压小于所述参考电压为止，所述负偏流的幅度超过所述正偏流的幅度；以及
计数电路，其通过提供指示所述电容元件的电压超过所述参考电压的所述采样周期的比例的计数来对所述周期性比较信号作出响应，所述计数是所述输入电流的量度。
20.如权利要求19所述的感测电路，其中所述输入电流指示连接到感测线的电阻存储元件的电阻。
21.一种集成电路，包括：
衬底；
在所述衬底的表面上形成的电路，包括：
电阻存储元件阵列；
在所述阵列上延伸的感测线，其连接到所述阵列中的一组电阻存储元件；以及
感测电路，包括：
输入信号电路，其提供输入电流，所述输入电流指示连接到所述感测线的一个所述电阻存储元件的电阻；
电容元件，其在包括交替充电和放电间隔的采样周期期间接收所述输入电流；
比较电路，其提供指示所述电容元件上的电压是否超过参考电压的周期性比较信号；
偏流电路，其通过如下方式对所述周期性比较信号作出响应：在每个充电间隔期间提供正偏流，直到所述比较信号指示所述电容元件的电压超过所述参考电压为止，并在每个放电间隔期间提供负偏流，直到所述比较信号指示所述电容元件的电压小于所述参考电压为止，所述负偏流的幅度超过所述正偏流的幅度；以及
计数电路，其通过提供指示所述电容元件的电压超过所述参考电压的所述采样周期的比例的计数来对所述周期性比较信号作出响应，所述计数是所述输入电流的量度。
22.一种数字处理系统，包括：
处理器；以及
电阻存储器，其通过总线连接到所述处理器，所述电阻存储器件包括感测电路，所述感测电路用于感测MRAM存储单元的电阻状态，所述感测电路包括：
跨导放大器，其输入连接到所述MRAM存储单元电阻元件的一端，而输出连接到节点；
电容器，其第一极板连接到所述节点，而第二极板连接到恒定电位源；
比较电路，其具有连接到所述节点的第一输入、连接到第一时钟信号的第二输入、连接到电压参考源的第三输入、第一输出和第二输出，所述第二输出处于和所述第一输出相反的逻辑状态；
电流源，其输出连接到所述节点，所述电流源适于通过所述电流源的所述输出交替地向所述节点提供电流或吸收电流，所述电流源还包括第一开关和第二开关，其中所述第一开关连接到所述比较器的所述第一输出，而所述第二开关连接到所述比较器的所述第二输出，所述第一开关响应于所述比较器的所述第一输出打开或闭合，而所述第二开关响应于所述比较器的所述第二输出打开或闭合，并且其中所述第一开关和所述第二开关的所述打开和闭合控制着在特定时间所述电流源是提供电流还是吸收电流；以及
计数器电路，其第一输入连接到所述节点，第二输入连接到第二时钟信号，而输出适于输出数字计数值。
23.如权利要求22所述的数字处理系统，其中所述计数器电路还包括连接到预置信号源的第三输入。
24.如权利要求22所述的数字处理系统，还包括模拟预置电路，所述模拟预置电路其输出连接到所述第一节点，用以在所述电容器上建立预置电压。
25.如权利要求22所述的数字处理系统，其中所述电流源操作为以比提供电流大的幅度吸收电流。
26.如权利要求22所述的数字处理系统，其中所述跨导放大器适于在所述跨导放大器的所述输出上产生输出电流，所述输出电流与在所述跨导放大器的所述输入上施加的输入电压在函数上相关。
27.如权利要求22所述的数字处理系统，其中所述电流源的所述吸收近似等于所述电流源的所述提供加上所述跨导放大器的所述输出。
28.一种数字处理系统，包括：
处理器；以及
电阻存储器，其通过总线连接到所述处理器，所述电阻存储器件包括感测电路，所述感测电路用于感测MRAM存储单元的电阻状态，所述感测电路包括：
跨导放大器，其输入连接到所述MRAM存储单元电阻元件的一端，而输出连接到节点；
电容器，其第一极板连接到所述节点，而第二极板连接到恒定电位源；
比较电路，其具有连接到所述节点的第一输入、连接到第一时钟信号的第二输入、连接到电压参考源的第三输入、第一输出和第二输出，所述第二输出处于和所述第一输出相反的逻辑状态；
电流源，其输出连接到所述节点，所述电流源适于通过所述电流源的所述输出交替地向所述电容器提供电流或从中提取电流，所述电流源还包括第一开关和第二开关，其中所述第一开关连接到所述比较器的所述第一输出，而所述第二开关连接到所述比较器的所述第二输出，所述第一开关响应于所述比较器的所述第一输出打开或闭合，而所述第二开关响应于所述比较器的所述第二输出打开或闭合，并且其中所述第一开关和所述第二开关的所述打开和闭合控制着在特定时间所述电流源是提供电流还是提取电流；以及
计数器电路，其第一输入连接到所述节点，第二输入连接到第二时钟信号，而输出适于输出数字计数值。
29.如权利要求28所述的数字计算机系统，其中所述电流源操作为以比提取电流小的幅度提供电流。
30.一种数字计算机系统，包括：
处理器；以及
电阻存储器，其通过总线连接到所述处理器，所述电阻存储器件包括感测电路，所述感测电路用于感测MRAM存储单元的电阻状态，所述感测电路包括：
跨导放大器，其输入连接到所述MRAM存储单元电阻元件的一端，而输出连接到节点，所述输出提供感测电流；
电容器，其第一极板连接到所述节点，而第二极板连接到恒定电位源；
比较电路，其具有连接到所述节点的第一输入、连接到第一时钟信号的第二输入、连接到电压参考源的第三输入、第一输出和第二输出，所述第二输出处于和所述第一输出相反的逻辑状态；
电流源，其输出连接到所述节点，所述电流源适于通过所述电流源的所述输出交替地向所述节点提供正电流或负电流，所述电流源还包括第一开关和第二开关，其中所述第一开关连接到所述比较器的所述第一输出，而所述第二开关连接到所述比较器的所述第二输出，所述第一开关响应于所述比较器的所述第一输出打开或闭合，而所述第二开关响应于所述比较器的所述第二输出打开或闭合，并且其中所述第一开关和所述第二开关的所述打开和闭合控制着在特定时间所述感测电流是与所述正电流结合还是与所述负电流结合；以及
计数器电路，其第一输入连接到所述节点，第二输入连接到第二时钟信号，而输出适于输出数字计数值。
31.如权利要求30所述的数字计算机系统，其中所述电流源操作为以比提供电流大的幅度吸收电流。
32.如权利要求30所述的数字计算机系统，其中所述正电流连接到电源电压。
33.如权利要求30所述的数字计算机系统，其中所述负电流连接到第二恒定电位源。
34.一种数字处理系统，包括：
处理器；以及
电阻存储器，其通过总线连接到所述处理器，所述电阻存储器件包括感测电路，所述感测电路用于感测MRAM存储单元的电阻状态，所述感测电路包括：
输入信号电路，其提供输入电流；
电容元件，其在包括交替充电和放电间隔的采样周期期间接收所述输入电流；
比较电路，其提供指示所述电容元件上的电压是否超过参考电压的周期性比较信号；
偏流电路，其通过如下方式对所述周期性比较信号作出响应：在每个充电间隔期间提供正偏流，直到所述比较信号指示所述电容元件的电压超过所述参考电压为止，并在每个放电间隔期间提供负偏流，直到所述比较信号指示所述电容元件的电压小于所述参考电压为止，所述负偏流的幅度超过所述正偏流的幅度；以及
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