CN109791781B - 双极性存储器读取 - Google Patents

双极性存储器读取 Download PDF

Info

Publication number
CN109791781B
CN109791781B CN201780060064.2A CN201780060064A CN109791781B CN 109791781 B CN109791781 B CN 109791781B CN 201780060064 A CN201780060064 A CN 201780060064A CN 109791781 B CN109791781 B CN 109791781B
Authority
CN
China
Prior art keywords
voltage
memory cell
circuit
memory
memory cells
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201780060064.2A
Other languages
English (en)
Other versions
CN109791781A (zh
Inventor
I.托尔托雷利
F.皮奥
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Intel Corp
Original Assignee
Intel Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Intel Corp filed Critical Intel Corp
Publication of CN109791781A publication Critical patent/CN109791781A/zh
Application granted granted Critical
Publication of CN109791781B publication Critical patent/CN109791781B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/003—Cell access
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0004—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising amorphous/crystalline phase transition cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/004—Reading or sensing circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G11C7/062—Differential amplifiers of non-latching type, e.g. comparators, long-tailed pairs
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/004—Reading or sensing circuits or methods
    • G11C2013/0057—Read done in two steps, e.g. wherein the cell is read twice and one of the two read values serving as a reference value
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G11C2013/0073—Write using bi-directional cell biasing
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/73—Array where access device function, e.g. diode function, being merged with memorizing function of memory element

Landscapes

  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Read Only Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

描述了用于双极性存储的数据信息的双极性读取的电路、系统和方法。在一个实施例中，一种方法涉及对多个存储器单元施加具有第一极性的第一电压。该方法涉及对所述多个存储器单元中的一个或多个存储器单元施加具有第二极性的第二电压。该方法涉及检测所述一个或多个存储器单元对第一电压和第二电压的电响应。该方法还涉及基于所述一个或多个存储器单元对第一电压和第二电压的电响应来确定所述一个或多个存储器单元的逻辑状态。

Description

双极性存储器读取
优先权要求
本申请要求在35 U.S.C. §365(c)下对2016年9月28日提交的题为“DOUBLE-POLARITY MEMORY READ”的美国申请号15/278983的优先权，其由此通过引用以其整体而被结合。
技术领域
一般来说，本说明书涉及用于存取存储器单元的技术，并且更特别地，本说明书涉及双极性存储器读取。
版权声明/许可
本专利文件的公开的部分可包含受到版权保护的资料。版权所有者不反对任何人在本专利文件或专利公开出现在专利和商标局专利文件或记录中时复制本专利文件或专利公开，但是无论如何在其它方面保留所有版权。版权声明适用于在下文以及在其附图中描述的所有数据以及下文描述的任何软件：Copyright © 2016, Intel Corporation，保留所有权利。
背景技术
存储器资源在电子装置和其它计算环境中具有不计其数的应用。对更小且更具能量效益的装置的不断驱动已导致对于传统存储器装置的缩放问题。因此，当前需要可潜在地比传统存储器装置缩放得更小的存储器装置。但是，比传统装置缩放得更小的一些存储器技术可能会经历相对高的错误率。计算系统通常实现错误检测和纠正机制以便处置错误并防止系统崩溃、信息丢失或两者。但是，错误纠正机制可能会增加系统成本、占用管芯上的空间、并增加用于从存储器准确检索数据的时间量。此类缺陷对于用于具有高错误率的存储器的更大或更复杂的错误纠正系统可能尤其显著。
附图说明
以下描述包括对具有作为本发明的实施例的实现的示例所给出的图示的附图的论述。附图应当被理解为作为示例而不是作为限制。如本文中所使用的，对一个或多个“实施例”的引用要被理解为描述本发明的至少一个实现，其包括一个或多个特定特征、结构或特性。因此，出现在本文中的诸如“在一个实施例中”或“在备选实施例中”的短语描述本发明的各种实施例和实现，并且不一定都指相同的实施例。但是，它们也不一定是相互排斥的。
图1是根据一实施例可使用双极性读取序列来读取的存储器单元的简图。
图2根据一实施例示出存储器单元阵列的一部分。
图3A是根据一实施例示出存储器单元的单极性读取的简图。
图3B是根据一实施例示出由存储器单元展现的较低和较高阈值电压的实验数据的曲线图。
图4A是根据一实施例示出通过不同极性来执行单极性读取的效果的简图。
图4B是根据一实施例示出执行在图4A中所示的单极性读取的效果的表格。
图4C包括根据一实施例示出由多个存储器单元展现的阈值电压的分布的曲线图。
图5A和5B是根据一实施例示出存储器单元的双极性读取的简图。
图6A-6G是根据一实施例示出在执行双极性读取期间由存储器单元展现的阈值电压的分布的曲线图。
图6H是根据一实施例示出对应于图6A-6G的曲线图的双极性读取的结果的图表。
图7A是根据一实施例的双极性读取的流程图。
图7B是根据一实施例的双极性读取的另一个流程图。
图8A是根据一实施例示出其中较低和较高阈值电压分布不重叠的阈值电压的分布的曲线图。
图8B根据一实施例示出执行其中依据错误纠正代码检测错误的能力来调节第二电压的双极性读取的方法。
图9A和9B是根据一实施例示出显示由晶圆上的不同位置处的存储器单元展现的阈值电压的实验数据的曲线图。
图9C包括根据一实施例示出在图9A和9B中示出的分布的不同百分位处的阈值电压的表格。
图10A-10C是根据一实施例示出显示由晶圆上的不同位置处的存储器单元展现的阈值电压的实验数据的曲线图。
图11是根据一实施例的用于执行双极性读取的系统。
图12是根据一实施例的可在其中实现双极性读取的计算系统的框图。
图13是根据一实施例的可在其中实现双极性读取的移动装置的框图。
以下是对某些细节和实现的描述，包括对可描绘下文描述的一些或所有实施例的附图的描述以及对本文中提出的本发明概念的其它潜在实施例或实现的论述。
具体实施方式
本文中描述了双极性存储器读取。在一个实施例中，存储器单元阵列包括可通过对单元施加电压脉冲而被编程的存储器单元。在一个实施例中，将信息写入到存储器单元涉及对存储器单元施加具有特定极性的电压脉冲。例如，以具有一个极性的电压脉冲对存储器单元进行编程导致存储器单元处于一个逻辑状态（例如，“逻辑0”），并且以具有不同极性的电压脉冲对存储器单元进行编程导致存储器单元处于不同逻辑状态（例如，“逻辑1”）。类似地，读取此类存储器单元可涉及对存储器单元施加电压脉冲并检测来自存储器单元的电响应。
用于读取此类存储器单元的一种技术涉及对存储器单元施加具有一个特定极性的电压脉冲（例如，单极性读取）。存储器单元对单极性读取的电响应取决于读取和写入电压脉冲两者的极性。在一些情况下，编程为逻辑0的存储器单元的电响应与编程为逻辑1的存储器单元的电响应足够不同以使得单极性读取能够正确地确定存储在存储器单元中的信息。但是，在其它情况下，在以逻辑0编程的存储器单元和以逻辑1编程的存储器单元的电响应中可能会存在显著重叠。在存在重叠的此类情况下，单极性读取可能会经常输出不正确的值，从而导致高错误率。
不同于单极性存储器读取，根据实施例，双极性存储器读取涉及具有不同极性的电压脉冲的序列。例如，在一个实施例中，双极性读取涉及：首先施加相对于参考电压具有正极性的脉冲；并且接着施加相对于参考电压具有负极性的脉冲。在一个此类实施例中，双极性读取涉及基于给定存储器单元对第一和第二电压脉冲的响应来确定该存储器单元的逻辑状态。例如，基于第一电压脉冲，可正确探知一些（如果不是大多数的话）逻辑1单元的逻辑状态。在一个此类示例中，在第一电压脉冲之后，其余的逻辑1单元以及逻辑0单元的逻辑状态被视为不确定。至少对不确定单元施加的第二电压脉冲可解决不确定性。因此，双极性读取序列可使能从否则在根据常规方法读取时可能输出不正确值的存储器单元准确恢复信息。
图1根据一实施例示出可使用双极性读取技术来读取的存储器单元的一个示例。
在图1中示出的实施例中，存储器单元100包括位于存取线路104和106之间的存储材料102。存取线路104、106将存储器单元100与对存储器单元100进行写入和读取的电路142电耦合在一起。术语“耦合”可以指在物理上、在电上和/或在通信上被直接或间接连接的元件，并且可与本文中的术语“连接”可互换地使用。物理耦合可包括直接接触。电耦合包括允许组件之间的电流和/或信令的接口或互连。通信耦合包括使得组件能够交换数据的连接，包括有线和无线连接。
在一个实施例中，存储材料102包括展现存储器效应的自选择材料。自选择材料是使能在阵列中选择存储器单元而无需独立的选择器元件的材料。因此，图1将存储材料102示为是“选择器/存储材料”。如果用于存取存储器单元的电路可使得材料处于多个状态之一（例如，经由写入操作）并且稍后确定所编程状态（例如，经由读取操作），那么该材料展现存储器效应。用于存取存储器单元（例如，经由读取和写入操作）的电路一般称为“存取电路”，并且下文参考存取电路143被进一步论述。存取电路可通过使得存储材料102处于特定状态来将信息存储在存储器单元100中。存储材料102可包括例如诸如Te-Se合金、As-Se合金、Ge-Te合金、As-Se-Te合金、Ge-As-Se合金、Te-As-Ge合金、Si-Ge-As-Se合金、Si-Te-As-Ge合金的硫族化物材料或能够充当存储元件和选择器两者的其它材料，以使能寻址特定存储器单元并确定存储器单元的状态是什么。因此，在一个实施例中，存储器单元100是包括充当用于选择存储器单元的选择器元件和用于存储逻辑状态的存储器元件两者的单层材料的自选择存储器单元。
在一个实施例中，存储材料102是相变材料。相变材料可跨完全非晶态和完全晶态之间的整个谱在一般非晶态和一般晶态之间被电切换。在另一个实施例中，存储材料102不是相变材料。在存储材料102不是相变材料的一个实施例中，存储材料能够在不改变相的情况下在两个或更多个稳态之间切换。在一个此类实施例中，存取电路143通过施加具有特定极性的电压以使得存储材料102处于期望的稳态来对存储器单元100进行编程。
在一个此类实施例中，对存储器单元100进行编程使得存储器单元100“设阈值”或经历“阈值事件”。当存储器单元设阈值时（例如，在编程电压脉冲期间），存储器单元经历物理变化，该物理变化使得存储器单元响应于随后电压（例如，具有特定幅度和极性的读取电压）的施加而展现某一阈值电压。因此，对存储器单元100进行编程可涉及施加给定极性的电压以引起编程阈值事件，这使得存储器单元100在相同或不同极性的随后读取电压处展现特定阈值电压。在一个此类实施例中，存储材料102是可通过引起阈值事件而被编程的自选择材料（例如，非相变硫族化物材料或其它自选择材料）。
如下文进一步详细解释，在一个实施例中，此类存储器单元在读取时的输出根据用于对存储器单元进行编程的极性以及用于读取存储器单元的极性而不同。例如，在一个实施例中，存储材料102基于编程和读取电压两者的极性而响应于读取电压脉冲展现“较低阈值电压”或“较高阈值电压”。在一个实施例中，展现阈值电压意味着，响应于对存储器单元的端子施加具有特定幅度和极性的电压，跨存储器单元存在近似等于阈值电压的电压。
如上所提及，存取线路104、106将存储器单元100与电路142电耦合在一起。存取线路104、106可分别称为位线和字线。字线用于存取存储器阵列中的特定字，并且位线用于存取字中的特定位。存取线路104、106可由以下材料组成：一种或多种金属，包括Al、Cu、Ni、Cr、Co、Ru、Rh、Pd、Ag、Pt、Au、Ir、Ta和W；导电金属氮化物，包括TiN、TaN、WN和TaCN；导电金属硅化物，包括硅化钽、硅化钨、硅化镍、硅化钴和硅化钛；导电金属硅氮化物，包括TiSiN和WSiN；导电金属碳氮化物，包括TiCN和WCN；或任何其它合适的导电材料。
在一个实施例中，电极108被部署在存储材料102和存取线路104、106之间。电极108将存取线路104、106与存储材料102电耦合在一起。电极108可由以下材料组成：一种或多种导电和/或半导体材料，诸如例如碳（C）、氮化碳（CxNy）；n-掺杂多晶硅和p-掺杂多晶硅；金属，包括Al、Cu、Ni、Cr、Co、Ru、Rh、Pd、Ag、Pt、Au、Ir、Ta和W；导电金属氮化物，包括TiN、TaN、WN和TaCN；导电金属硅化物，包括硅化钽、硅化钨、硅化镍、硅化钴和硅化钛；导电金属硅氮化物，包括TiSiN和WSiN；导电金属碳氮化物，包括TiCN和WCN；导电金属氧化物，包括RuO2；或其它合适的导电材料。在一个实施例中，导电字线层可包括任何合适的金属，包括例如金属，包括Al、Cu、Ni、Cr、Co、Ru、Rh、Pd、Ag、Pt、Au、Ir、Ta和W；导电金属氮化物，包括TiN、TaN、WN和TaCN；导电金属硅化物，包括硅化钽、硅化钨、硅化镍、硅化钴和硅化钛；导电金属硅氮化物，包括TiSiN和WSiN；导电金属碳氮化物，包括TiCN和WCN；或其它合适的导电材料。
再次参考电路142，根据一实施例，存取线路104、106在通信上将电路142耦合到存储器单元100。根据一实施例，电路142包括存取电路143和感测电路145。电路包括被电耦合以便对接收或存储的信息执行模拟或逻辑操作、输出信息和/或存储信息的电子组件。硬件逻辑是用于执行诸如在数据处理中涉及的逻辑操作的逻辑操作的电路。在一个实施例中，存取电路143对存取线路104、106施加电压脉冲以便对存储器单元100进行写入或读取。术语“写入”和“编程”被可互换地使用以便描述将信息存储在存储器单元中的动作。在一个实施例中，为了写入到存储器单元100，存取电路对存取线路104、106施加具有特定幅度和极性的电压脉冲，这既可选择存储器单元100又可对存储器单元100进行编程。
在一个实施例中，存取电路143施加具有一个极性的脉冲以便将存储器单元100编程为处于一个逻辑状态，并施加具有不同极性的脉冲以便将存储器单元100编程为处于不同逻辑状态。然后，存取电路143可由于存储器单元的编程极性而区分不同逻辑状态。例如，在存储器读取的情况下，在一个实施例中，存取电路143对存取线路104、106施加具有特定幅度和极性的电压脉冲，这引起感测电路145可检测到的电响应。检测电响应可包括例如检测以下一个或多个：跨阵列的给定存储器单元的端子的电压降（例如，阈值电压）、通过给定存储器单元的电流、以及给定存储器单元的阈值事件。在一些情况下，检测存储器单元的阈值电压可包括确定单元的阈值电压是低于还是高于参考电压（例如，读取电压）。存取电路143可基于对读取序列中的一个或多个电压脉冲的电响应来确定存储器单元100的逻辑状态。
存储器单元100是可通过双极性读取来进行读取的存储器单元的一个示例。其它实施例可包括具有除了图1中示出的材料层以外的附加或不同材料层（例如，位于存储材料和存取线路之间的薄电介质材料）的存储器单元。
图2根据一实施例示出可包括诸如图1的存储器单元100的存储器单元的存储器单元阵列200的一部分。存储器单元阵列200是三维（3D）交叉点存储器结构的示例。存储器单元阵列200包括多个存取线路204、206，它们可以与关于图1描述的存取线路104、106相同或类似。存取线路204、206可称为位线和字线。在图2中示出的实施例中，位线（例如，存取线路204）与字线（例如，存取线路206）正交。存储材料202（诸如图1的存储材料102）被部署在存取线路204、206之间。在一个实施例中，在位线、字线之间的交叉处形成“交叉点”。在位线和字线相交处从位线和字线之间的存储材料102创建存储器单元。存储材料202可以是硫族化物材料，诸如上文关于图1描述的存储材料102。在一个实施例中，存取线路204、206由一种或多种导电材料组成，诸如上文关于图1描述的存取线路104、106。尽管图2中示出单个存储器单元级别或层，但是存储器单元阵列200可包括多个存储器单元级别或层（例如，在z方向上）。图1和图2示出可在其中实现双极性读取的存储器单元和阵列的示例。但是，也可在其中存储器单元展现按照编程和读取极性而改变的电响应的其它存储器单元结构和阵列中实现双极性读取。
图3A和3B根据实施例示出编程和读取电压脉冲的极性可如何影响由诸如图1的存储器单元100的存储器单元展现的阈值电压。图3A是根据一实施例示出存储器单元的单极性读取的简图。图3B是根据一实施例示出具有较低和较高幅度的阈值电压的曲线图。
参考图3A，存储器单元300具有用于存取存储器单元300的端子302A、302B（分别标为 A和 B）。在一个实施例中，端子 A和 B是存取线路，诸如图1的存取线路104和106或图2的存取线路204和206。根据实施例，存取电路（诸如在图1中提到的存取电路143）可通过对存储器单元300的端子302A、302B施加具有特定幅度和极性的电压来对存储器单元300进行写入或读取。例如，图3A示出“正”编程脉冲304和“负”编程脉冲306。正编程脉冲是指具有“正极性”（其又可称为“前向极性”）的编程脉冲。负编程脉冲是具有“负极性”（其又可称为“反向极性”）的电压脉冲。在一个实施例中，编程脉冲是否是正或负基于施加到端子302A、302B的相对电压。如果施加到端子之一的电压比施加到第二端子的电压更正，那么可将电压脉冲定义为正。例如，参考图3A，正电压脉冲可包括：施加到端子302A的正电压和施加到端子302B的负电压；施加到端子302A的正电压和施加到端子302B的0V（例如，电路接地或中性参考）；施加到端子302A的0V和施加到端子302B的负电压；施加到端子302A和302B两者的正电压，但是其中施加到302A的电压大于施加到302B的电压；或者施加到端子302A和302B两者的负电压，但是其中施加到302A的电压大于施加到302B的电压。
在此类实施例中，如果施加到端子302A的电压比施加到端子302B的电压更负，那么施加到存储器单元的端子的电压脉冲将为负。例如，负电压脉冲可包括：施加到端子302A的负电压和施加到端子302B的正电压；施加到端子302A的负电压和施加到端子302B的0V（例如，电路接地或中性参考）；施加到端子302A的0V和施加到端子302B的正电压；施加到端子302A和302B两者的负电压，但是其中施加到302A的电压的幅度大于施加到302B的电压的幅度；或者施加到端子302A和302B两者的正电压，但是其中施加到302B的电压的幅度大于施加到302A的电压的幅度。
图3A为了说明性目的示出相对于端子302A、302B的“正”和“负”的特定定义，但是实施例可不同地定义正和负。例如，一实施例可将正编程脉冲定义为其中施加到端子302B的电压比施加到端子302A的电压更正的电压脉冲。
如上所提及，在一个实施例中，存取电路可通过对单元施加具有特定幅度和极性的电压来对存储器单元进行写入和读取。在一个实施例中，存取电路可通过施加具有不同极性的电压来将不同值或逻辑状态写入到存储器单元。例如，存取电路可施加正编程脉冲（例如，正编程脉冲304）以便写入一个逻辑状态，并且可施加负编程脉冲（例如，负编程脉冲306）以便写入不同的逻辑状态。为了便于参考，以下描述将正编程脉冲称为将“逻辑1”写入到存储器单元，并将负编程脉冲称为将“逻辑0”写入到存储器单元，但是可采用不同的约定。例如，在一个实施例中，存取电路可施加负编程脉冲以便写入逻辑1，并且可施加正编程脉冲以便写入逻辑0。
在一个实施例中，施加到存储器单元的电压是否对该单元进行编程取决于施加的电压的幅度和持续时间。例如，在一个实施例中，存取电路施加具有足以使得存储器单元设阈值的幅度的编程脉冲，诸如编程脉冲304或306。例如，在一个实施例中，存取电路可施加具有大于或等于由存储器单元展现的最高预期阈值电压的幅度的电压。在一些实施例中，编程电压脉冲的持续时间为10 ns-50 ns。在一些实施例中，编程电压脉冲的持续时间为1-100 ns。在一些实施例中，编程电压脉冲的持续时间为1 ns-1 μs。在一个实施例中，编程脉冲和读取脉冲的持续时间相同。
不同实施例可涉及施加不同形状的读取和写入电压脉冲。在图3A中示出的实施例中，编程脉冲304和306被示为是盒形脉冲（又称为矩形或方形脉冲），并且读取脉冲310、312被示为是倾斜脉冲。在一个实施例中，读取脉冲310、312斜升或斜降至读取电压幅度（例如，在图3A中示出的实施例中为至-VTH High和-VTH Low）。在实际实现中，根据实施例，电压脉冲可具有前沿或后沿。其它实施例可施加具有诸如三角形（例如，倾斜脉冲）、梯形、矩形、盒形和/或正弦形的形状的写入和读取脉冲。因此，用于存取存储器单元的电路可施加具有足以使得存储器单元设阈值成期望状态的各种形状和持续时间的编程脉冲。
一种读取存储器单元的方法涉及以单个极性对存储器单元施加电压脉冲。例如，图3A示出单极性读取的示例。在一个此类实施例中，存取电路对存储器单元施加只具有单特定极性的电压脉冲。感测电路可检测给定存储器单元对单极性脉冲的电响应。在图3A中示出的示例中，读取存储器单元300涉及施加负电压脉冲，诸如负读取脉冲310和312。尽管图3A示出负读取脉冲310、312，但是存取电路也可只使用正电压脉冲来执行单极性读取而执行单极性读取。
在一个实施例中，如果读取电压脉冲具有与编程脉冲不同的极性，诸如在正编程脉冲304和负读取脉冲310的情况下，那么存储器单元展现具有较高幅度的阈值电压（-VTH High）。在一个此类实施例中，如果读取电压脉冲具有与编程脉冲相同的极性，那么存储器单元展现具有较低幅度的阈值电压（-VTH Low）。在图3A中示出的实施例中，所得阈值电压的极性为负，因为读取电压脉冲为负。因此，根据一实施例，当执行单极性读取时，存储器单元在存储器单元处于一个逻辑状态中时展现具有较高幅度（例如，|-VTH High|）的阈值电压，并且存储器单元在存储器单元处于另一个逻辑状态中时展现具有较低幅度（例如，|-VTH Low|）的阈值电压。因此，存取电路可基于存储器单元展现较高还是较低幅度的阈值电压来确定给定单元的逻辑状态。
图3B是根据一实施例示出具有较高和较低幅度的阈值电压的曲线图319。曲线图319包括响应于施加不同编程电流而从存储器单元收集的实验数据（阈值电压）。因此，曲线图319的x轴是编程电流的幅度（绝对值），并且曲线图319的y轴是响应于编程电流的所得阈值电压的幅度（绝对值）。如上所提及，取决于编程和读取极性，由存储器单元展现的阈值电压幅度将是较高的（例如，VTH High）或较低的（例如，VTH Low）。图3B中的曲线图319显示，对于某一范围的编程电流，存储器单元展现较高和较低阈值电压。曲线图319还显示，较高和较低阈值电压实际上是电压的范围。例如，在所示示例中，较高阈值电压幅度320是聚集在大约5.6V的幅度的范围。类似地，在所示示例中，较低阈值电压幅度322是大约集中在4.7V周围的较低幅度的范围。较低和较高阈值电压幅度的范围由窗口所隔开。
如下文关于图4C更详细描述，阈值电压幅度的范围之间的窗口可能会影响对存储器单元进行可靠写入和读取的能力。根据一个实施例，如果阈值电压范围之间的窗口足够大（例如，如果阈值电压的范围被足够地间隔开），那么存取电路能够响应于单极性读取而可靠地区分逻辑1和0。例如，如果阈值电压范围被足够地间隔开，那么存取电路可以能够通过施加大约在低和高阈值电压之间的中间点处的单读取电压（例如，在图3B中示出的示例中约为5.1V）来准确地读取存储器单元。在一个此类示例中，施加在低和高阈值电压之间的中间点处的单读取电压将使得通过负编程脉冲306所编程的存储器单元设阈值，但是通过正编程脉冲304所编程的存储器单元则没有设阈值。因此，存取电路可通过确定哪些存储器单元响应于单读取电压而设阈值来区分存储器单元的逻辑状态。但是，如果阈值电压范围之间的窗口较小，或者如果阈值电压范围重叠，那么可能难以通过单极性读取来可靠地区分逻辑1或0。
图4A和4B示出具有不同极性的单极性读取的效果。图4A是根据一实施例示出以正或负电压进行单极性读取的简图。与图3A类似，图4A示出具有两个端子402A、402B的存储器单元400。同样与图3A类似，图4A示出正编程脉冲404和负编程脉冲406。图4A与图3A的不同之处在于，它显示了根据一实施例在正和负编程脉冲之后进行正和负读取的效果。具体来说，图4A示出正读取脉冲414和负读取脉冲416。注意，尽管没有以特定脉冲形状示出读取脉冲414、416，但是这些脉冲可以是任何合适的脉冲形状，诸如上文关于图3A论述的脉冲形状。还注意，图3A及随后描述关于单极性脉冲（正读取脉冲或负读取脉冲，而不是对于给定读取既有正脉冲又有负脉冲）。
在一个实施例中，当施加的电压和编程电压具有相同极性时，阈值电压的幅度是低的。例如，在图4A中示出的实施例中，正编程脉冲404继之以正读取脉冲414导致VTH Low1。类似地，负编程脉冲406继之以负读取脉冲416导致-VTH Low2。在一个实施例中，当施加的电压和编程电压具有不同极性时，阈值电压的幅度较高。例如，在图4A中示出的实施例中，正编程脉冲404继之以负读取脉冲416导致-VTH High1。类似地，负编程脉冲406继之以正读取脉冲414导致VTH High2。
根据一实施例，较高和较低阈值电压的幅度可改变。例如，在图4A中示出的实施例中，VTH High1可不同于VTH High2。例如，在一个实施例中，存储器单元展现基于编程和读取脉冲的极性而不同的不同高阈值电压幅度。具体来说，在以负电压（例如，负读取脉冲416）读取时由给定存储器单元展现的较高阈值电压幅度不一定与在以正电压（例如，正读取脉冲414）读取时由该单元展现的较高阈值电压幅度相同。类似地，在一个实施例中，存储器单元展现基于编程和读取脉冲的极性而不同的不同较低阈值电压幅度。具体来说，在以正电压（例如，正读取脉冲414）读取时由给定存储器单元展现的较低阈值电压幅度不一定与在以负电压（例如，负读取脉冲416）读取时由该单元展现的较低阈值电压幅度相同。
在另一个实施例中，高阈值电压幅度大体上相同，而不管编程和读取脉冲的极性。类似地，在一个实施例中，低阈值电压幅度大体上相同，而不管编程和读取脉冲的极性。如下文所论述，当以相同极性读取时，高和低阈值电压幅度也可从存储器单元到存储器单元而改变。例如，位于晶圆上的不同位置处的存储器单元可具有不同的低和高阈值电压。因此，根据实施例，由于例如读取极性和存储器单元变化，所以较高或较低阈值电压的幅度可能存在变化。在一个实施例中，不管高和低阈值电压的变化（例如，由于编程/读取极性或存储器单元变化），给定存储器单元展现高阈值电压和低阈值电压，其中高阈值电压的幅度大于低阈值电压的幅度。
图4B是根据一实施例示出在图4A中示出的单极性读取的结果的表格。图4B的表格显示，根据在图4A中示出的实施例，来自存储器单元的读取输出是读取和写入极性的函数。列421是施加到存储器单元500的端子402A、402B的编程极性。在图4B的表格中，VA是指施加到端子 A（402A）的电压，并且VB是指施加到端子 B（402B）的电压。因此，行426显示其中相对于端子402A的编程极性为正（VA > VB）的情形。行428显示其中相对于端子402A的编程极性为负（VB > VA）的情形。
根据一实施例，列422显示当读取电压脉冲的极性为正时的阈值电压，并且列424显示当读取电压脉冲的极性为负时的阈值电压。如上文所解释，根据一实施例，当编程和读取脉冲的极性相同时，输出电压的幅度是低的（例如，|VTH Low1|或|-VTH Low2|）。根据一实施例，当编程和读取脉冲的极性不同时，输出电压的幅度是高的（例如，|-VTH High1|或|VTH High2|）。例如，在其中较高阈值电压具有5.7V的幅度并且较低阈值电压具有4.7V的幅度的一个实施例中，正编程脉冲继之以正读取脉冲导致4.7V的阈值电压。正编程脉冲继之以负读取脉冲导致-5.7V。负编程脉冲继之以正读取脉冲导致5.7V的阈值电压。负编程脉冲继之以负读取脉冲导致-4.7V的阈值电压。因此，根据一实施例，读取的输出的幅度和符号取决于编程电压的极性和读取电压的极性。
图4C包括根据一实施例示出作为分布的阈值电压幅度的范围的曲线图。曲线图431根据一实施例示出响应于正极性读取的阈值电压幅度的分布。曲线图433根据一实施例示出响应于负极性读取的阈值电压幅度的分布。在图4C中示出的实施例中，阈值电压幅度（|VTH|）的分布是正态（例如，高斯）的。为了说明性目的，图4C采用特定编程约定，其假设存取电路施加正编程脉冲以便将单元编程为逻辑1，并且施加负编程脉冲以便将单元编程为逻辑0。但是，另一个实施例可采用相反的编程约定（例如，正脉冲编程可导致逻辑0，并且负脉冲编程可导致逻辑1）。
参考曲线图431，线条438显示在以正电压脉冲来读取时由以逻辑1来编程的存储器单元所展现的阈值电压幅度的分布。因此，在图4C中示出的编程约定下，线条438显示由以具有相同极性的电压脉冲来编程和读取的存储器单元所展现的阈值电压幅度的分布。因此，线条438示出较低阈值电压幅度的分布。线条440显示由以逻辑0来编程和以正电压脉冲来读取的存储器单元所展现的阈值电压幅度的分布。因此，在图4C中示出的编程约定下，线条440显示由以具有不同极性的电压脉冲来编程和读取（例如，以负电压脉冲来编程并以正电压脉冲来读取）的存储器单元所展现的阈值电压幅度的分布。因此，根据一实施例，线条440示出较高阈值电压幅度的分布。
参考曲线图433，线条434根据一实施例显示在以负电压脉冲来读取时由以逻辑0来编程的存储器单元所展现的阈值电压的分布。因此，在图4C中示出的编程约定下，线条434显示由以具有相同极性的电压脉冲来编程和读取的存储器单元所展现的阈值电压的分布。因此，根据一实施例，线条434示出较低阈值电压的分布。线条432显示在以负电压脉冲来读取时由以逻辑1来编程的存储器单元所展现的阈值电压的分布。因此，在图4C中示出的编程约定下，线条432显示由以具有不同极性的电压脉冲来编程和读取（例如，以正电压脉冲来编程并以负电压脉冲来读取）的存储器单元所展现的阈值电压幅度的分布。因此，根据一实施例，线条432示出较高阈值电压幅度的分布。
如上文关于图3B所提及，根据一实施例，较高和较低阈值电压的分布由窗口所隔开。例如，曲线图431显示，在第50百分位处，分布438和分布440由窗口442所隔开。类似地，曲线图433显示，在第50百分位处，分布434和分布432由窗口436所隔开。在实施例中，取决于相对分布，窗口442和436可相同或不同。曲线图431和433还显示，根据一实施例，较低阈值电压幅度和较高阈值电压幅度的分布可重叠，尤其是在分布的尾部。例如，曲线图431显示其中分布438和440重叠的阈值电压幅度的范围444。类似地，曲线图433显示其中分布432和434重叠的阈值电压幅度的范围446。重叠444、446可能是由于例如各个存储器单元的材料组成或尺寸的局部变化所引起的。因此，当执行单极性读取时，尝试读取落在重叠范围444、446内的存储器单元的存取电路可能会将是逻辑1的单元错误地读取为逻辑0，或反之亦然。在一些情况下，错误纠正机制可检测或纠正此类错误。但是，如果分布重叠显著，那么依赖于错误纠正机制来处置错误可能是不实际的。
在一个实施例中，根据一实施例，双极性读取序列使得甚至在阈值电压分布重叠时仍能够正确地读取存储在存储器单元中的值。图5A和5B是根据一实施例示出存储器单元的双极性读取的简图。与图3A类似，图5A和5B示出具有两个端子502A、502B的存储器单元500。同样与图3A类似，图5A和5B示出正编程脉冲504和负编程脉冲506。但是，与图3A相比，图5A和5B示出双极性读取而不是单极性读取。在一个实施例中，双极性读取序列涉及正极性处的电压脉冲和负极性处的电压脉冲。
如上所提及，在一个实施例中，当施加的电压和编程电压具有相同极性时，阈值电压的幅度是低的。例如，在图5A中示出的实施例中，正编程脉冲504继之以正读取脉冲514导致VTH Low1。类似地，负编程脉冲506继之以负读取脉冲516导致-VTH Low2。在一个实施例中，当施加的电压和编程电压具有不同极性时，阈值电压的幅度是高的。例如，在图5A中示出的实施例中，正编程脉冲504继之以负读取脉冲516导致-VTH High1。负编程脉冲506继之以正读取脉冲514导致VTH High2。在一个实施例中，第一读取脉冲的幅度低于第二读取脉冲的幅度。例如，在图5A中示出的示例中，正读取脉冲514具有低于负读取脉冲516的幅度。
如下文所论述，存取电路可基于存储器单元对正极性读取电压和负极性读取电压两者的施加的电响应来确定存储器单元的逻辑状态。根据实施例，施加具有合适幅度的读取脉冲514使得存取电路能够确定编程电压是正（例如，对应于逻辑“1”状态）还是无结论。在一个此类实施例中，如果存取电路基于第一（正）读取脉冲514确定编程极性无结论，那么存取电路可施加第二读取脉冲516以便解决无结论性。在一个此类实施例中，施加具有合适幅度的第二（负）读取脉冲516使得存取电路能够在以正电压（例如，对应于逻辑“1”状态）和负电压（例如，对应于逻辑“0”状态）来编程的存储器单元之间进行区别。下文关于图6A-6H、7A和7B描述了双极性方法的示例，包括对存取电路可如何在以正和负编程脉冲来编程的存储器单元之间进行区别的描述。另外，下文关于图6B论述了读取脉冲的合适幅度的选择。
图5B与图5A类似，除了图5B示出这样的读取序列，其中在该读取序列中首先施加的电压为负，继之以正电压。例如，图5B示出负读取脉冲530继之以正读取脉冲532。图5B还示出负读取脉冲530继之以正读取脉冲532。在一个实施例中，第一读取脉冲的幅度低于第二读取脉冲的幅度。例如，在图5B中示出的示例中，负读取脉冲530具有低于正读取脉冲532的幅度。
图6A-6H和7A-7B以及对应的描述根据实施例示出存取电路可如何使用诸如图5A和5B中示出的序列的双极性读取序列来读取存储器单元。
图6A-6G是根据一实施例示出在执行双极性读取期间由存储器单元所展现的阈值电压的分布的曲线图。
参考图6A，该曲线图示出分别由以逻辑1和逻辑0来编程的存储器单元所展现的阈值电压的分布601、603。在图6A中示出的实施例中，分布601是针对以正极性来编程和读取的存储器单元的。分布603是针对以负极性来编程并以正极性来读取的存储器单元的。因此，点602和604是以正电压来编程为逻辑1并以正电压来读取的两个不同存储器单元的阈值电压。点606和608是以负电压来编程为逻辑0并以正电压来读取的两个其它存储器单元的阈值电压。
图6B示出双极性读取序列中的第一电压（VDM1）的施加。在所示实施例中，第一电压具有正极性，并且因此与以正电压来编程为逻辑1的存储器单元“一致”。在一个实施例中，选择VDM1的幅度为低于编程为“0”逻辑状态的单元的预期最低阈值电压幅度，例如低于分布603中的单元的最低阈值电压。在一个实施例中，存储器单元展现对第一电压的电响应。例如，在一个实施例中，存储器单元可响应于VDM1而设阈值或没有设阈值。在一个实施例中，给定存储器单元响应于VDM1是否设阈值取决于例如存储器单元被编程为逻辑1还是逻辑0以及存储器单元是否展现在分布之间的重叠范围中的阈值电压。在一个实施例中，如果施加的电压具有大于所展现的阈值电压的幅度，那么存储器单元响应于施加的电压而设阈值。具体来说，参考图6B，多个存储器单元可基于它们对第一电压的响应而被分组，所述多个存储器单元包括：响应于第一电压而设阈值的、以逻辑1来编程的存储器单元（例如，对应于数据点602的存储器单元）；响应于第一电压而没有设阈值的、以逻辑0来编程的存储器单元（例如，对应于点606和608的存储器单元）；以及以逻辑1来编程但是响应于第一电压而没有设阈值的存储器单元（例如，对应于点604的存储器单元），例如展现落在分布的重叠内的阈值电压的单元。
在一个此类实施例中，VDM1具有用于正确标识响应于VDM1而设阈值的逻辑1存储器单元的极性和幅度。例如，VDM1的幅度足够高以使得对应于点602的存储器单元设阈值，并且因而使得存取电路能够正确地读取逻辑1。如图所示，VDM1还足够高以使得落在分布的范围610（例如，分布601的下部）中的存储器单元设阈值，并且因而使得存取电路能够将那些存储器单元读取为逻辑1。除了正确探知范围610中的存储器单元是逻辑1之外，在一个实施例中，VDM1的施加还刷新或加强存储在设阈值的存储器单元中的数据。在一个此类实施例中，范围610中的存储器单元响应于第一电压而得到加强，这是因为那些存储器单元经历了阈值事件，并且因此施加第一电压具有编程效果。在一个此类示例中，读取极性与设阈值的单元的编程极性一致，因此读取脉冲和对应的阈值事件具有与对已经存储在存储器单元中的相同逻辑状态进行编程的写入脉冲相同的效果。因此，在一个实施例中，VDM1的施加刷新响应于第一电压而设阈值的存储器单元，这可防止设阈值的存储器单元的状态发生漂移。
在一个实施例中，响应于第一电压而没有设阈值的存储器单元可以是编程为逻辑0的存储器单元或展现具有高于VDM1的幅度的阈值电压的、编程为逻辑1的存储器单元（例如，展现落在分布的重叠内的阈值电压幅度的存储器单元）。在所示示例中，VDM1具有低于分布603的阈值电压的幅度的幅度（例如，低于由线条603所限定的范围的预期最低幅度的幅度）。因此，在所示实施例中，编程为逻辑0的存储器单元（包括对应于数据点606和608的存储器单元）响应于VDM1而没有设阈值。另外，在一个实施例中，编程为逻辑1但是展现位于分布601的高尾部上的阈值电压的存储器单元（例如，对应于点604的存储器单元）可能响应于VDM1而没有设阈值。因此，在执行单极性读取的系统中，对应于点604的存储器单元将有可能被不正确地读取为逻辑0。但是，与单极性方法相比，根据一实施例，存取电路单独响应于VDM1而确定未设阈值的存储器单元的逻辑状态无结论。相反，在一个实施例中，存取电路基于读取序列来确定此类存储器单元的逻辑状态（例如，存储器单元对VDM1和第二施加电压做出响应），如在下文进一步论述的。
图6C根据一实施例示出在双极性读取序列中的VDM1的结果。在一个实施例中，在施加VDM1之后，存取电路将基于对VDM1的电响应来确定阵列的给定存储器单元是否处于第一逻辑状态（例如，在所示示例中为逻辑1）或者给定存储器单元的逻辑状态是否无结论。因此，根据一实施例，存取电路确定响应于VDM1而设阈值的存储器单元（例如，在范围630中的存储器单元）为逻辑1。存取电路确定响应于VDM1而没有设阈值的存储器单元（例如，在范围632中的存储器单元）可能是逻辑1或逻辑0，并且因此具有无结论的逻辑状态。因此，在一个实施例中，存取电路将施加具有第二极性的第二电压以便区别实际上为逻辑0的存储器单元和为逻辑1的那些存储器单元（例如，在分布的高尾部中的逻辑1单元）。
双极性读取序列的第二电压具有与VDM1不同的极性，并且因此使得阈值电压幅度的分布变得相反，如图6D所示。图6D示出响应于负读取脉冲的阈值电压的分布。如上文关于图5A和5B所提及，根据一实施例，负极性读取脉冲导致负阈值电压。但是，为了便于与之前的图6A-6C进行比较，图6D的x轴显示阈值电压的绝对值。不同于图6A中的分布，逻辑0存储器单元的阈值电压幅度的分布603低于逻辑1存储器单元的阈值电压幅度的分布601。如上文所论述，根据一实施例，如果以相同极性来编程和读取存储器单元，那么它展现具有在较低分布中的幅度的阈值电压。因此，根据一实施例，以负电压来编程为逻辑0并接着以负电压来读取的存储器单元展现具有落在较低范围中的幅度的阈值电压。以正电压来编程为逻辑1并接着以负电压来读取的存储器单元展现具有在较高范围中的幅度的阈值电压。如上文所论述，在一个实施例中，存取电路可响应于第一电压而确定范围610中的存储器单元为逻辑1。因此，由于存取电路已经确定范围610中的存储器单元的逻辑状态，所以存取电路可对于第二电压遮掩（例如，屏蔽）那些存储器单元。如果存取电路对于电压遮掩存储器单元，那么存取电路不对该存储器单元施加电压。
参考图6E，曲线图根据一实施例示出具有不同于第一电压的极性的第二电压（-VDM2）。在图6E中示出的实施例中，VDM2具有与用于将存储器单元编程为逻辑0的极性一致的负极性（例如，-VDM2）。因此，以负极性来编程为逻辑0的存储器单元响应于-VDM2而展现具有在较低分布中的幅度的阈值电压。在一个实施例中，-VDM2具有足够高以使得编程为逻辑0的存储器单元设阈值的幅度（|-VDM2|）。例如，在一个实施例中，存取电路将施加具有高于分布603的预期最高幅度的幅度的第二电压。在图6E中示出的示例中，分布603中的存储器单元（包括对应于点606和608的存储器单元）响应于-VDM2而设阈值。因此，根据一实施例，存取电路可确定响应于-VDM2而设阈值的存储器单元为逻辑0。另外，在一个实施例中，施加-VDM2还刷新或加强存储在逻辑0存储器单元中的数据。在一个此类实施例中，分布603中的存储器单元响应于-VDM2而得到加强，因为那些存储器单元经历阈值事件，并且因此施加-VDM2具有编程效果。与上文关于图6B描述的示例类似，读取极性与设阈值的单元的编程极性一致，因此读取脉冲和对应的阈值事件具有与将已经存储在存储器单元中的相同逻辑状态编程的写入脉冲相同的效果。因此，在一个实施例中，施加-VDM2刷新响应于VDM2而设阈值的存储器单元，由此可防止设阈值的存储器单元的状态发生漂移。
在一个实施例中，响应于VDM1而没有设阈值的、编程为逻辑1的存储器单元（例如，对应于点604的存储器单元）也响应于-VDM2而没有设阈值。因此，基于对VDM1和-VDM2两者的电响应，存取电路可准确地读取在施加VDM1之后被视为具有不确定状态的存储器单元。例如，根据一实施例，响应于VDM1或-VDM2而没有设阈值的存储器单元被读取为逻辑1。根据一实施例，响应于VDM1而没有设阈值但是响应于-VDM2而设阈值的存储器单元为逻辑0。
如上文所指示，存取电路可对于-VDM2遮掩被确定为逻辑1的存储器单元。例如，参考图6E，存取电路可遮掩落在分布的范围610中的存储器单元。在一个实施例中，由于存取电路已经确定那些存储器单元的值，所以施加-VDM2是不必要的。此外，遮掩已被确定为逻辑1的单元防止那些存储器单元响应于-VDM2而设阈值，并且因此防止那些存储器单元改变状态。例如，在存取电路没有对于-VDM2遮掩存储器单元（诸如在范围610中的存储器单元）的一个实施例中，那些存储器单元中的一些或所有可响应于-VDM2的施加而设阈值。在一个此类实施例中，由于-VDM2的极性不同于用于对范围610中的存储器单元进行编程的极性，所以-VDM2的施加将使得那些存储器单元从逻辑1变为逻辑0。因此，在一个实施例中，如果存取电路没有对于-VDM2的施加遮掩范围610中的存储器单元，那么在施加-VDM2之后，存取电路将那些存储器单元重新编程为它们之前的逻辑状态（例如，在所示示例中为逻辑1）。在遮掩那些存储器单元的实施例中，存取电路无需重新编程存储器单元。因此，在一个实施例中，通过第一和第二读取脉冲（例如，VDM1和-VDM2）来刷新大部分存储器单元（但是通常不是所有存储器单元）。
在一个实施例中，存储器单元的完全刷新可涉及对响应于第一和第二读取脉冲而没有设阈值的任何存储器单元进行重新编程。例如，再次参考图6E，根据实施例，对应于点604的存储器单元响应于VDM1和-VDM2而没有设阈值，并且因此没有被读取序列刷新。在一个此类实施例中，存取逻辑可以用编程脉冲（诸如上文关于图3A描述的编程脉冲的）来刷新对应于点604的存储器单元（以及在以VDM1和-VDM2来读取时没有刷新的其它存储器单元）。因此，在一个此类实施例中，可主要作为读取存储器单元并选择性地施加编程脉冲以便刷新没有被读取序列刷新的存储器单元的附带效应来实现完全刷新。
图6F和6G是根据一实施例示出上文关于图6A-6E描述的第一和第二读取电压两者的曲线图。注意，图6G的曲线图620G和622G示出阈值电压的绝对值（|VTH|）。曲线图620F和622F没有示出绝对值，而是改为示出阈值电压（VTH）的符号。图6H是汇总了根据图6A-6G的实施例的双极性读取的图表。
参考图6F，曲线图620F根据一实施例示出以第一极性施加第一电压（VDM1）。曲线图620F示出上文论述的四个数据点602、604、606、608，它们对应于存储器单元。数据点602和604表示被编程为逻辑1的存储器单元，并且数据点606和608表示被编程为逻辑0的存储器单元。
响应于第一电压，一些存储器单元设阈值，并且一些存储器单元没有设阈值。例如，在范围610中的存储器单元（包括对应于数据点602的存储器单元）响应于VDM1而设阈值。在分布603中的存储器单元（包括对应于点606和608的存储器单元）以及分布601的高尾部中的存储器单元（包括对应于点604的存储器单元）响应于VDM1而没有设阈值。存取电路可确定响应于VDM1而设阈值的存储器单元为逻辑1，而响应于VDM1而没有设阈值的存储器单元具有不确定状态。
因此，在一个实施例中，存取电路至少对不确定状态的存储器单元施加第二电压（例如，-VDM2）以便区分逻辑1和逻辑0存储器单元。再次参考图6F，曲线图622F根据一实施例示出具有第二极性的第二电压（-VDM2）。曲线图622F还示出相对于-VDM2对应于存储器单元的四个数据点602、604、606、608。响应于-VDM2的施加，一些存储器单元设阈值，并且一些存储器单元没有设阈值。例如，在范围612中的存储器单元（包括对应于点606和608的存储器单元）响应于-VDM2而设阈值。在范围614中的存储器单元（包括对应于点604的存储器单元）响应于-VDM2而没有设阈值。范围611指向将同样响应于-VDM2而没有设阈值的存储器单元的范围，如果存取电路将对那些存储器单元施加-VDM2（而不是屏蔽那些存储器单元）的话。在一个实施例中，范围611对应于可用于设置-VDM2的幅度的裕量。例如，在一个实施例中，-VDM2具有高于在以用于对逻辑0存储器单元编程的相同极性来读取时由逻辑0存储器单元所展现的最高预期阈值电压幅度（例如，高于分布603）的幅度。在一个此类实施例中，-VDM2具有低于由响应于VDM1而没有设阈值的逻辑1存储器单元（例如，低于范围614中的存储器单元）所展现的最低预期阈值电压幅度的幅度。
如上所提及，图6G也示出上文关于图6F描述的双极性读取序列，但是曲线图620G和622G的x轴用阈值电压的绝对值（|VTH|）。注意，尽管图6F将VDM1示为正，并将VDM2示为负，但是在其它实施例中，VDM1为负，并且VDM2为正。
图6H是汇总了根据图6A-6G的实施例的双极性读取的图表。该图表包括编程为逻辑1或逻辑0的存储器单元的三个行650、651、652。如列642中所示，在一个实施例中，可将存储器单元编程为逻辑1（行650和行651）或逻辑0（行652）。因此，列642中的“1”是指（例如，以正编程电压）编程为逻辑1的存储器单元，并且列642中的“0”是指（例如，以负编程电压）编程为逻辑0的存储器单元。表格中的其余列指示存储器单元响应于双极性读取序列中的电压脉冲是否设阈值（列644和646）和读取序列的逻辑值输出（列648）。
列644根据一实施例示出存储器单元响应于VDM1的施加是否设阈值。列644中的“否”指示存储器单元响应于VDM1而没有设阈值，并且列644中的“是”指示存储器单元响应于VDM1而设阈值。如在列644中可见，在一个实施例中，编程为逻辑0或逻辑1的存储器单元可对VDM1的施加具有不同响应。例如，编程为逻辑1的一些存储器单元（行650）响应于VDM1的施加而设阈值（如由列644、行650中的“是”所指示）。编程为逻辑1的其它存储器单元（行651）响应于VDM1的施加而没有设阈值（如由列644、行651中的“否”所指示）。在图6H中示出的实施例中，逻辑0存储器单元响应于VDM1而没有设阈值（如由列644、行652中的“否”所指示）。因此，在一个实施例中，存取电路可确定响应于VDM1而设阈值的存储器单元为逻辑1，而响应于VDM1而没有设阈值的存储器单元具有不确定状态（例如，可以是逻辑0或逻辑1）。与可能不正确地确定由行651示出的存储器单元为逻辑0的单极性读取相比，双极性读取序列进一步基于第二电压（例如，-VDM2）来确定存储器单元的逻辑状态。
类似地，列646示出存储器单元响应于-VDM2的施加是否设阈值。列646中的“否”指示存储器单元响应于-VDM2而没有设阈值，并且列646中的“是”指示存储器单元响应于-VDM2而设阈值。列646中的“屏蔽”指示可对于-VDM2的施加屏蔽存储器单元。
例如，参考列646、行650，可屏蔽响应于VDM1而设阈值的逻辑1存储器单元。如上文所解释，如果存取电路没有屏蔽那些单元（例如，如果存取电路对响应于VDM1而设阈值的逻辑1存储器单元施加-VDM2），那么那些存储器单元中的一些可响应于-VDM2而设阈值，并且一些可响应于-VDM2而没有设阈值。例如，根据一实施例，展现在幅度上高于-VDM2的阈值电压的逻辑1存储器单元响应于-VDM2而没有设阈值。根据一实施例，展现在幅度上等于或低于-VDM2的阈值电压的逻辑1存储器单元响应于-VDM2而设阈值。因此，根据一实施例，如果没有对于-VDM2屏蔽此类存储器单元，那么那些单元中的一些可响应于-VDM2而设阈值，并且要求重新编程为它们之前的逻辑状态。列646、行651显示，响应于VDM1而没有设阈值的逻辑1存储器单元（诸如对应于图6F中的点606的存储器单元）也响应于-VDM2而没有设阈值（如由列646、行651中的“否”所指示）。
相比之下，列646、行652显示，逻辑0存储器单元响应于-VDM2而设阈值（如由列646、行652中的“是”所指示）。因此，存取电路可确定响应于-VDM2而设阈值的存储器单元为逻辑0，同时确定响应于VDM1和-VDM2而未能设阈值的存储器单元为逻辑1。列648根据一实施例示出双极性读取序列的输出。“输出”是指由存取电路所确定的逻辑状态。因此，列648中的“1”是指逻辑1，并且列648中的“0”是指逻辑0。如由行651所示，双极性读取可正确地确定否则以单极性读取可能不正确地读取的存储器单元的逻辑状态。
图7A和图7B是根据实施例示出执行双极性读取的方法的流程图。关于图7A和图7B描述的过程可由硬件逻辑和电路执行。图11中示出可执行双极性读取的电路的示例。例如，将以下过程描述为由存取电路和感测电路（诸如图11的存取电路1142和感测电路1143）执行。但是，其它实施例可包括适合于执行所述过程的不同电路配置。
参考图7A，方法700A是根据一实施例的执行双极性读取序列的方法。在读取存储器单元之前，存取电路将数据写入到多个存储器单元。例如，存取电路将逻辑0和逻辑1写入到诸如图1的存储器单元100的多个存储器单元。在一个实施例中，存取电路可通过施加具有负极性的编程脉冲来写入逻辑0，并通过施加具有正极性的编程脉冲来写入逻辑1。也可采用相反约定。
在将数据写入到所述多个存储器单元之后，存取电路可使用双极性读取序列来读取所述多个存储器单元。在一个实施例中，双极性读取序列涉及在操作702对所述多个存储器单元施加具有第一极性的第一电压。第一电压可与图5A的正读取脉冲514或图5B的负读取脉冲530相同或类似。图6F还示出读取序列中的第一电压（VDM1）的示例。在一个实施例中，施加第一电压涉及对存储器单元的端子（诸如图5A的端子502A、502B）施加电压脉冲。如上所提及，电压脉冲的形状可以是盒形、倾斜式或使得存储器单元展现阈值电压的其它合适形状。第一电压脉冲的幅度和持续时间可与上文关于图1描述的相同，或者可以是使得存储器单元展现电响应以使能读取存储器单元的其它合适幅度和持续时间。
与常规读取技术相比，方法700A还涉及在操作704对所述多个存储器单元中的一个或多个施加具有第二极性的第二电压。第二电压具有不同于第一电压的极性。第二电压可与图5A的负读取脉冲516或图5B的正读取脉冲532相同或类似。图6F还示出第二电压-VDM2的示例。在图6F中，VDM1具有正极性，并且-VDM2具有负极性。第二电压脉冲的持续时间可与第一电压脉冲相同或类似。在一个实施例中，第二电压的幅度大于第一电压的幅度。
在施加第一和第二电压之后，在操作706，存取电路基于对第一和第二电压的电响应来确定所述一个或多个存储器单元的逻辑状态。例如，如果对第一电压的电响应包括给定存储器单元的设阈值，那么存取电路确定将给定存储器单元编程为逻辑1。在一个此类实施例中，如果对第一电压的电响应包括不存在阈值事件（例如，给定存储器单元没有设阈值），那么存取电路确定给定存储器单元的逻辑状态无结论。在一个实施例中，在无结论逻辑状态确定的情况下，如果给定单元响应于第二电压而设阈值，那么存取电路确定将存储器单元编程为逻辑0。在一个此类实施例中，如果给定存储器单元响应于第二电压而没有设阈值，那么存取电路确定将给定存储器单元编程为逻辑1。
图7B是根据一实施例的双极性读取序列的另一个流程图。如同图7A的方法700A，在操作701，图7B的方法700B以对多个存储器单元施加具有第一极性的第一电压（例如，图6F的VDM1或图5A和5B的读取脉冲514和530）开始。
在施加第一电压之后，在操作703，感测电路检测所述多个存储器单元对第一电压的第一电响应。例如，在一个实施例中，感测电路检测跨阵列的给定存储器单元的端子的电压降（例如，阈值电压）、通过给定存储器单元的电流、和给定存储器单元的阈值事件中的一个。在一个实施例中，检测存储器单元的阈值电压可包括确定单元的阈值电压低于或高于参考电压（例如，第一读取电压）
基于第一电响应，存取电路可确定一些存储器单元的逻辑状态。例如，在一个实施例中，在操作705，存取电路基于第一电响应来确定存储器单元是否处于第一逻辑状态（例如，逻辑1）或者存储器单元的逻辑状态是否无结论。在一个实施例中，如果存储器单元响应于第一电压而设阈值，那么存取电路确定存储器单元为逻辑1。在感测电路将检测通过给定存储器单元的电流的一个实施例中，存取电路基于响应于第一电压而检测到电流大于或等于阈值电流来确定给定存储器单元处于第一逻辑状态。在一个实施例中，阈值事件将单元（例如，非相变硫族化物自选择存储器材料）从高电阻率切换到低电阻率状态，从而导致大于或等于阈值电流的电流。在一个实施例中，阈值电流在1-10 μA（微安）范围中。但是，取决于例如存储材料的性质（例如，存储材料的导电率），其它实施例可具有低于1 μA或高于10μA的阈值电流。
在一个此类实施例中，如果存储器单元响应于第一电压而没有设阈值，那么存取电路确定存储器单元的状态无结论。在感测电路将检测通过给定存储器单元的电流的一个实施例中，如果响应于第一电压，电流小于第一阈值电流，那么存取电路确定给定存储器单元的逻辑状态无结论。在一个实施例中，存取电路基于存储器单元的逻辑状态基于第一电压是否无结论来确定是否对存储器单元施加第二电压。
例如，如果存取电路确定存储器单元处于第一逻辑状态（707“是”分支），那么在操作709，存取电路可对于第二电压遮掩存储器单元。如果关于存储器单元是处于第一还是第二逻辑状态无结论（707“否”分支），那么在操作711，存取电路对存储器单元施加具有第二极性的第二电压（例如，图6F的-VDM2或图5A和5B的读取脉冲516或532）。
在施加第二电压之后，在操作713，感测电路检测存储器单元对第二电压的第二电响应。检测第二电响应可涉及检测上文关于操作703描述的相同或类似类型的电响应。
然后，在操作721，存取电路可基于对第一和第二电压两者的电响应来确定存储器单元的逻辑状态。例如，在感测电路检测通过给定存储器单元的电流的实施例中，如果响应于第二电压，电流小于第二阈值电流，那么存取电路可确定给定存储器单元处于第一逻辑状态（例如，逻辑1）。在一个此类实施例中，如果响应于具有第二极性的第二电压，电流大于或等于第二阈值电流，那么存取电路可确定给定存储器单元处于第二逻辑状态（例如，逻辑0）。在一个实施例中，第二阈值电流与上文关于操作705描述的阈值电流大体上相同。
图8A和8B示出其中双极性读取序列的第二电压脉冲是有条件的实施例。图8A是根据一实施例示出其中较低和较高阈值电压分布不重叠的阈值电压的分布的曲线图。在一些情况下（未示出），可存在阈值电压分布的极少（统计上无关紧要的）重叠。图8B根据一实施例示出执行其中依据错误纠正代码检测或纠正错误的能力来调节第二电压的双极性读取的方法。
参考图8A，与图6A的曲线图类似，该曲线图包括阈值电压幅度的较低分布801和较高分布803。在图8A中示出的示例中，分布801具有由以正电压来编程为逻辑1并以正电压来读取的存储器单元所展现的阈值电压。分布803具有由以负电压来编程为逻辑0并以正电压来读取的存储器单元所展现的阈值电压。不同于图6A的分布，分布801和803不重叠。其它实施例可具有带有极少重叠的分布。由于在分布之间缺少（或有极少）重叠，所以在一个实施例中，存取电路可基于单极性读取（例如，图6F的VDM1或图5A和5B的读取脉冲514或530）来准确地区分逻辑0和逻辑1存储器单元。因此，在一个此类实施例中，可跳过双极性读取序列的第二电压（例如，图6F的VDM2或图5A和5B的读取脉冲516或532）。即使存在涉及单元的数量足够小以便通过ECC来纠正可能错误的重叠（未示出），存取电路仍可跳过或省略双极性读取序列的第二电压。在此类实施例中，存取电路可基于错误率来确定是否施加第二电压。
图8B根据一实施例示出执行其中依据错误纠正代码检测或纠正错误的能力来调节第二电压的双极性读取的方法。与图7A的方法700A类似，图8的方法800B以在操作802对多个存储器单元施加具有第一极性的第一电压开始。
在施加第一电压之后，存取电路基于第一电压来确定ECC机制是否足以检测（并且可选地纠正）由读取所导致的错误。例如，在一个实施例中，存取电路确定错误率是否大于或等于错误阈值。如果错误率大于或等于错误阈值（804“是”分支），那么在操作806，存取电路从单元的存储器输出数据，而不施加第二电压。根据一个实施例，当可在不施加第二电压的情况下确定输出时，存储器读取更快并且消耗更少能量。
如果错误率小于错误阈值（804“否”分支），那么在操作808，存取电路对所述多个存储器单元中的一个或多个施加具有第二极性的第二电压。接着，在操作810，存取电路可基于对第一和第二电压的电响应来确定所述一个或多个存储器单元的逻辑状态。尽管图8B描述了依据ECC检测错误的能力来调节第二电压，但是其它实施例可依据其它触发事件来调节第二电压的施加。其它触发事件的示例包括：检测到异常操作状态，诸如检测到超出预期范围的温度或电源电压；或基于用户命令的触发（例如，从之前的单极性读取操作激活双极性读取）。
图9A和9B是根据一实施例示出显示由晶圆上的不同位置处的存储器单元所展现的阈值电压的实验数据的分布的曲线图。图9A和9B包括从晶圆上的不同位点收集的数据。图9A是包括从晶圆的顶部收集的数据的曲线图900A，并且图9B是包括从晶圆的中心区域（例如，位于晶圆的顶部和底部之间的区域）收集的数据的曲线图900B。注意，以绝对值示出阈值电压值，以便允许在相同曲线图上叠加正读取和负读取阈值。
如上文所解释，以相同极性来编程和读取的存储器单元展现较低阈值电压，如由线条902A、904A、902B和904B所示。线条902A和902B示出由以正极性来编程和读取的存储器单元所展现的阈值电压幅度。线条904A和904B示出由以负极性来编程和读取的存储器单元所展现的阈值电压幅度。如上文所解释，以一个极性来编程并以不同极性来读取的存储器单元展现较高阈值电压，如由线条906A、909A、906B和909B所示。线条906A和906B示出由以负极性来编程并以正极性来读取的存储器单元所展现的阈值电压幅度。线条909A和909B示出由以正极性来编程并以负极性来读取的存储器单元所展现的阈值电压幅度。
如从曲线图900A和900B可见，曲线图900A和900B示出阈值电压幅度的较低和较高分布。但是，阈值电压分布不一定是对称的。此外，曲线图900A和900B中示出的示例示出较低和较高阈值分布之间的窗口，但是较低分布的较高尾部与较高分布的较低尾部重叠。
图9C包括示出在图9A和9B中示出的分布的不同百分位处的阈值电压的表格。表格920、922、924和926示出对于在晶圆上的不同位点处并编程为逻辑1或0的存储器单元在第12百分位、第50百分位和第88百分位处的阈值电压。表格920根据一实施例示出由位于晶圆的顶部并且以正电压来编程为逻辑1的存储器单元所展现的阈值电压。表格922根据一实施例示出由位于晶圆的顶部并且以负电压来编程为逻辑0的存储器单元所展现的阈值电压。表格924根据一实施例示出由位于晶圆的中心区域并且以正电压来编程为逻辑1的存储器单元所展现的阈值电压。表格926根据一实施例示出由位于晶圆的中心区域并且以负电压来编程为逻辑0的存储器单元所展现的阈值电压。如从图9C中的实验数据可见，对于正和负读取两者，均存在阈值窗口(VTH(0) - VTH(1))。在所示实施例中，阈值窗口大约为0.6±0.2V。
图10A-10C是根据一实施例示出图9A-9C的实验数据的曲线图。注意，图10A-10C的曲线图示出阈值电压的绝对值。
图10A是根据一实施例的包括以正电压来编程为逻辑1的存储器单元的实验数据的曲线图1000A。线条1002A根据一实施例示出由位于晶圆的中心区域中的存储器单元所展现的阈值电压幅度。线条1004A根据一实施例示出由位于晶圆的顶部的存储器单元所展现的阈值电压幅度。
图10B是根据一实施例的包括以负电压来编程为逻辑0的存储器单元的实验数据的曲线图1000B。线条1002B根据一实施例示出由位于晶圆的中心区域中的存储器单元所展现的阈值电压幅度。线条1004B根据一实施例示出由位于晶圆的顶部的存储器单元所展现的阈值电压幅度。
图10C是叠加来自曲线图1000A和1000B的实验数据的曲线图1000C。
曲线图1000A、1000B和1000C的x轴是响应于相同极性的读取电压（例如，编程电压和读取电压两者的极性相同）而展现的阈值电压。因此，曲线图1000A的x轴示出响应于正电压的阈值电压幅度。曲线图1000B的x轴示出响应于负电压的阈值电压幅度。曲线图1000A、1000B和1000C的y轴是响应于相反极性的读取电压（例如，读取电压的极性与编程电压的极性相反）而展现的阈值电压。因此，曲线图1000A的y轴示出响应于负电压的阈值电压幅度。曲线图1000B的y轴示出响应于正电压的阈值电压幅度。因此，垂直线条示出响应于相反极性的读取电压的阈值电压幅度的分布。水平线条示出响应于相同极性读取的阈值电压幅度的分布。
在所示实施例中，较高和较低阈值电压幅度之间的差可在0.4-0.8范围中变化，其中典型差大约为0.6V（在分布的第50百分位）。但是，其它实施例可包括其它阈值电压窗口。如从曲线图1000A、1000B和1000C可见，位于响应于具有一个极性的电压的分布的较高端上的存储器单元保留在响应于具有相反极性的电压的分布的较高端上。类似地，位于响应于具有一个极性的电压的分布的较低端上的存储器单元保留在响应于具有相反极性的电压的较低末端上。
图11是根据一实施例可执行双极性读取的系统的框图。
系统1100包括处理器1110。处理器1110表示执行操作系统（OS）和应用的主机计算平台的处理单元，它们可统称为存储器的“主机”。OS和应用执行导致存储器存取的操作。处理器1110可包括一个或多个独立处理器。每个独立处理器可包括单个处理单元、多核处理单元、或组合。处理单元可以是诸如CPU（中央处理单元）的主处理器、诸如GPU（图形处理单元）的外围处理器、或组合。系统1100可作为SOC（芯片上系统）而被实现，或者可以用独立组件来实现。
存储器控制器1120表示系统1100的一个或多个存储器控制器电路或装置。存储器控制器1120表示响应于由处理器1110执行操作而生成存储器存取命令的控制逻辑。存储器控制器1120存取存储器1130。在一个实施例中，存储器控制器1120是主机处理器1110的一部分，诸如在与处理器相同的管芯上实现或在与处理器相同的封装空间中实现的逻辑。
存储器控制器1120包括耦合到系统总线或存储器总线或两者的I/O接口逻辑1122。I/O接口逻辑1122（以及存储器装置1130的I/O接口逻辑1132）可包括引脚、衬垫、连接器、信号线、迹线或导线、或用于连接装置的其它硬件、或这些的组合。I/O接口逻辑1122可包括硬件接口。如图所示，I/O接口逻辑1122至少包括信号线的驱动器/收发器。普遍地，集成电路接口内的导线与衬垫、引脚或连接器耦合以便在装置之间通过接口连接信号线或迹线或其它导线。I/O接口逻辑1122可包括用于在装置之间的信号线上交换信号的驱动器、接收器、收发器或终端、或其它电路或电路的组合。信号交换包括传送或接收中的至少一个。尽管示为将来自存储器控制器1120的I/O 1122耦合到存储器1130的I/O 1132，但是将了解，在并行存取存储器装置的群组的系统1100的实现中，多个存储器装置可包括到存储器控制器1120的相同接口的I/O接口。
多个信号线将存储器控制器1120与存储器1130耦合。在所示示例中，此类信号线包括时钟（CLK）1131、命令/地址（CMD）和写入数据（DQ）1134、读取DQ 1135以及零或更多其它信号线1138。在一个实施例中，存储器控制器1120和存储器1130之间的总线或连接可称为存储器总线或系统总线。CMD的信号线可称为“C/A总线”（或ADD/CMD总线，或指示命令和地址信息的传递的某个其它名称）。写入和读取DQ的信号线可称为“数据总线”。从可将独立接口路径视为是独立系统总线的意义来说，可认为系统1100具有多个“系统总线”。将了解，除了明确示出的线路之外，系统总线还可包括选通信令线、警报线、辅助线和其它信号线。
存储器1130表示系统1100的存储器资源。在一个实施例中，存储器1130是多个存储器装置之一。在一个此类实施例中，每个存储器装置是独立存储器管芯。每个存储器装置140包括I/O接口逻辑1132，其具有由装置的实现所确定的带宽（例如，x16或x8或某个其它接口带宽）。I/O接口逻辑1132使得存储器装置能够与存储器控制器1120通过接口连接。I/O接口逻辑1132可包括硬件接口，并且可根据存储器控制器的I/O 1122，但是是在存储器装置末端。在一个实施例中，多个存储器装置被平行连接到相同数据总线。
在一个实施例中，存储器1130被直接部署在计算装置的母板或主机系统平台（例如，在其上部署处理器1110的PCB（印刷电路板））上。在一个实施例中，可将存储器装置组织成存储器模块。在一个实施例中，存储器模块表示双列直插式存储器模块（DIMM）。在一个实施例中，存储器模块130表示共享存取或控制电路的至少一部分的多个存储器装置的其它组织，存取或控制电路可以是与主机系统平台独立的电路、独立的装置或独立的板。存储器模块可包括多个存储器装置，并且存储器模块可包括对于到部署在它们上面的所包含的存储器装置的多个独立通道的支持。
存储器1130包括存储器单元的阵列1140。存储器单元是用于存储数据的装置或位置。在一个实施例中，按照经由字线（行）和位线（行内的各个位）控制进行存取的数据的行来管理存储器单元的阵列1140。在一个实施例中，存储器单元的阵列1140包括3D交叉点阵列，诸如图2的存储器单元阵列200。存储器单元的阵列1140可被组织为存储器的独立通道、排（rank）和组（bank）。通道是到存储器1130内的存储位置的独立控制路径。排是指跨多个存储器装置的共同位置（例如，不同装置内的相同行地址）。组是指存储器装置内的存储器位置的阵列。在一个实施例中，将存储器的组划分成子组，所述子组具有针对子组的共享电路的至少一部分（例如，驱动器、信号线、控制逻辑）。将了解，存储器位置的通道、排、组或其它组织以及组织的组合可重叠物理资源。例如，可通过特定通道将相同物理存储器位置存取为特定组，所述相同物理存储器位置也可能属于排。因此，将以包括性而不是排他性的方式来理解存储器资源的组织。
再次参考存储器控制器1120，在一个实施例中，存储器控制器1120包括刷新（REF）逻辑1126。在存储器1130是易失性的并且需要被刷新以便维持确定性状态的情况下，可使用刷新逻辑1126。在一个实施例中，刷新逻辑1126指示刷新的位置以及要执行的刷新的类型。刷新逻辑1126可在存储器1130内触发自刷新，并通过发送刷新命令以触发执行刷新操作来发出外部刷新。但是，如上文所解释，根据一实施例，执行双极性读取序列的后果是刷新大多数存取的存储器单元。在一个实施例中，存取电路1142对没有被双极性读取序列刷新的任何存取的存储器单元执行刷新（例如，重新编程）。因此，可主要作为具有最少附加刷新操作的存储器读取序列的附带效应来实现存储器单元的完全刷新。因此，在一个实施例中，双极性读取序列减少执行独立存储器刷新的需要。在图11中示出的实施例中，存储器控制器1120包括错误纠正电路1161。错误检测/纠正电路1161可包括用于实现错误纠正代码（ECC）以便检测出现在从存储器1130读取的数据中的错误的硬件逻辑。在一个实施例中，错误检测/纠正电路1161还纠正错误（直到某一错误率，这基于所实现的ECC代码）。但是，在其它实施例中，错误检测/纠正电路1161只检测而不纠正错误。
在所示实施例中，存储器控制器1120包括命令（CMD）逻辑1124，其表示用于生成命令以便发送给存储器1130的逻辑或电路。通常，存储器子系统中的信令包括在命令内或伴随命令的地址信息以便指示或选择存储器装置应当在其中执行命令的一个或多个存储器位置。在一个实施例中，存储器1130包括用于接收和解码经由I/O 1132从存储器控制器1120接收的命令和地址信息。
基于所接收的命令和地址信息，存取电路1142执行操作以便执行所述命令。在一个实施例中，响应于接收到读取命令，存取电路1142根据本文中描述的任何实施例来执行双极性读取序列。例如，在一个实施例中，存取电路1142根据图7A的方法700A、图7B的方法700B或图8B的方法800B来执行双极性读取。例如，在一个实施例中，存取电路将对阵列1140的多个存储器单元施加具有第一极性的第一电压，并对所述多个存储器单元中的一个或多个施加具有第二极性的第二电压。然后，存取电路可基于所述一个或多个存储器单元对第一电压和第二电压的电响应来确定所述一个或多个存储器单元的逻辑状态。在一个此类实施例中，存储器1130包括用于检测所述一个或多个存储器单元对第一电压和第二电压的电响应的感测电路1143。在一个实施例中，感测电路1143包括感测放大器。图11将存取电路1142和感测电路1143示为被嵌入在存储器1130中，但是其它实施例可包括独立于存储器1130的存取电路和/或感测电路。例如，存取电路和感测电路可被包含在诸如存储器控制器1120的存储器控制器中。
在一个实施例中，存储器1130包括一个或多个寄存器1136。寄存器1136表示为存储器1130的操作提供配置或设置的一个或多个存储装置或存储位置。在一个实施例中，作为控制或管理操作的一部分，寄存器1136可为存储器装置1130提供存储位置以便存储供存储器控制器1120存取的数据。在一个实施例中，寄存器1136包括一个或多个模式寄存器。在一个实施例中，寄存器1136包括一个或多个多用途寄存器。寄存器1136内的位置的配置可将存储器1130配置成在不同“模式”中操作，其中命令信息可基于模式在存储器1130内触发不同操作。另外或备选地，取决于模式，不同模式也可从地址信息或其它信号线触发不同操作。在一个实施例中，存取电路1142可基于如由寄存器1136所指示的读取模式来执行单极性或双极性读取。
在一个实施例中，双极性读取序列的第二电压是否是有条件的依据存储器1130的错误状态。例如，在一个实施例中，如果错误纠正电路1161能够纠正在以第一电压脉冲（例如，图6F的VDM1）从存储器1130读取的数据中的错误，那么可跳过第二电压脉冲（例如，图6F的VDM2）。通过不施加读取序列的第二电压脉冲，可减少读取存取时间。在存在未纠正的错误的情况下，例如在错误纠正电路1161不能纠正在从存储器1130读取的数据中的所有错误的情况下，存取电路1142可施加第二电压（例如，图6F的VDM2）以使能大体上无错误的存取。
图12是根据一实施例可在其中实现双极性读取的计算系统的框图。
系统1200表示根据本文中描述的任何实施例的计算装置，并且可以是膝上型计算机、桌上型计算机、服务器、游戏或娱乐控制系统、扫描仪、复印机、打印机、路由或切换装置、嵌入式计算装置或其它电子装置。
系统1200包括处理器1210，处理器1210为系统1200提供处理、操作管理和指令执行。处理器1210可包括任何类型的微处理器、中央处理单元（CPU）、图形处理单元（GPU）、处理核、或用于为系统1200提供处理的其它处理硬件、或处理器的组合。处理器1210控制系统1200的整体操作，并且可以是或可包括一个或多个可编程通用或专用微处理器、数字信号处理器（DSP）、可编程控制器、专用集成电路（ASIC）、可编程逻辑装置（PLD）、或诸如此类、或此类装置的组合。
在一个实施例中，系统1200包括耦合到处理器1210的接口1212，接口1212可表示用于需要更高带宽连接的系统组件（诸如存储器子系统1220或图形接口组件1240）的更高速度接口或高吞吐量接口。接口1212可表示“北桥”电路，其可以是独立组件或被集成到处理器管芯上。图形接口1240与图形组件通过接口连接以便向系统1200的用户提供可视显示。在一个实施例中，图形接口1240基于存储在存储器1230中的数据或基于由处理器1210执行的操作或基于两者来生成显示。
存储器子系统1220表示系统1200的主要存储器，并对将由处理器1210执行的代码或将在执行例程时使用的数据值提供存储。存储器子系统1220可包括一个或多个存储器装置1230，诸如只读存储器（ROM）、闪速存储器、一种或多种随机存取存储器（RAM）、或其它存储器装置、或此类装置的组合。在一个实施例中，存储器装置1230是自选择器存储器装置。在一个实施例中，可以用如本文中所描述的双极性读取序列来读取存储器装置1230。在一个此类实施例中，存储器子系统1220包括用于施加具有第一极性的第一电压和具有第二极性的第二电压以便读取存储器装置1230中的存储器单元并基于对第一和第二电压的电响应来确定存储器单元的逻辑状态的电路（诸如图11的存取电路1142）。在一个此类实施例中，存储器装置包括具有用于充当选择器和存储元件两者的硫族化物玻璃的自选择器存储器单元的阵列，如上文关于图1所描述。
存储器1230尤其存储和托管操作系统（OS）1232以便提供软件平台以在系统1200中执行指令。另外，应用1234可在来自存储器1230的OS 1232的软件平台上执行。应用1234表示具有它们自己的操作逻辑以便执行一个或多个功能的程序。进程1236表示对OS 1232或一个或多个应用1234或组合提供辅助功能的代理或例程。OS 1232、应用1234和进程1236提供用于提供系统1200的功能的逻辑。在一个实施例中，存储器子系统1220包括存储器控制器1222，存储器控制器1222是用于生成命令并将命令发给存储器1230的存储器控制器。将了解，存储器控制器1222可以是处理器1210的物理部分或接口1212的物理部分。例如，存储器控制器1222可以是与处理器1210一起集成到电路上的集成式存储器控制器。
尽管没有特别示出，但是将了解，系统1200可包括装置之间的一个或多个总线或总线系统，诸如存储器总线、图形总线、接口总线或其它总线。总线或其它信号线可将组件通信耦合或电耦合在一起，或者可通信和电耦合所述组件。总线可包括物理通信线、点到点连接、桥接器、适配器、控制器或其它电路或组合。总线可包括例如以下项中的一项或多项：系统总线，外围组件互连（PCI）总线，超传输或行业标准架构（ISA）总线，小型计算机系统接口（SCSI）总线，通用串行总线（USB），或电气和电子工程师协会（IEEE）标准1394总线（俗称“Firewire”）。
在一个实施例中，系统1200包括接口1214，接口1214可被耦合到接口1212。接口1214可以是比接口1212更低速的接口。在一个实施例中，接口1214可以是“南桥”电路，其可包括独立组件和集成电路。在一个实施例中，多个用户接口组件或外围组件或两者耦合到接口1214。网络接口1250为系统1200提供通过一个或多个网络与远程装置（例如，服务器或其它计算装置）进行通信的能力。网络接口1250可包括以太网适配器、无线互连组件、USB（通用串行总线）或其它基于有线或无线标准的接口或专有接口。网络接口1250可与远程装置交换数据，这可包括发送存储在存储器中的数据或接收要被存储在存储器中的数据。
在一个实施例中，系统1200包括一个或多个输入/输出（I/O）接口1260。I/O接口1260可包括一个或多个接口组件，用户通过所述一个或多个接口组件与系统1200进行交互（例如，音频、数字字母、触觉/触摸、或其它接口连接）。外围接口1270可包括上文没有特别提及的任何硬件接口。外围设备一般指从属地连接到系统1200的装置。从属连接是其中系统1200提供软件平台或硬件平台或两者的连接，在此类平台上执行操作并且用户与此类平台进行交互。
在一个实施例中，系统1200包括用于以非易失性方式存储数据的存储子系统1280。在一个实施例中，在某些系统实现中，存储设备1280的至少某些组件可与存储器子系统1220的组件重叠。存储子系统1280包括（一个或多个）存储装置1284，其可以是或者可包括用于以非易失性方式存储大量数据的任何常规介质，诸如一个或多个基于磁、固态或光的盘或组合。存储设备1284以持久状态保持代码或指令以及数据1286（即，尽管对系统1200中断功率，但是仍保留值）。存储设备1284一般可视为是“存储器”，尽管存储器1230通常是用于对处理器1210提供指令的执行或操作存储器。存储器1230可包括易失性存储器（即，如果对系统1200中断功率，那么数据的值或状态是不确定的），而存储设备1284是非易失性的。在一个实施例中，存储子系统1280包括用于与存储设备1284通过接口连接的控制器1282。在一个实施例中，控制器1282是接口1214或处理器1210的物理部分，或者可包括处理器1210和接口1214两者中的电路或逻辑。
功率源1202对系统1200的组件提供功率。更具体来说，功率源1202通常与系统1200中的一个或多个功率供应1204通过接口连接以便对系统1200的组件提供功率。在一个实施例中，功率供应1204包括插入到壁装插座中的AC到DC（交流到直流）适配器。此类AC功率可以是可再生能量（例如，太阳能）功率源1202。在一个实施例中，功率源1202包括DC功率源，诸如外部AC到DC转换器。在一个实施例中，功率源1202或功率供应1204包括用于经由靠近充电场来充电的无线充电硬件。在一个实施例中，功率源1202可包括内部电池或燃料电池源。
图13是根据一实施例可在其中实现双极性读取的移动装置的框图。装置1300表示移动计算装置，诸如计算平板、移动电话或智能电话、能够实现无线功能的e-阅读器、可穿戴计算装置、或其它移动装置或嵌入式计算装置。将了解，一般示出某些组件，而并未在装置1300中示出此类装置的所有组件。
装置1300包括处理器1310，处理器1310执行装置1300的主要处理操作。处理器1310可包括一个或多个物理装置，诸如微处理器、应用处理器、微控制器、可编程逻辑装置或其它处理部件。由处理器1310执行的处理操作包括执行操作平台或操作系统，在该操作平台或操作系统上执行应用和装置功能。处理操作包括关于与人类用户或与其它装置的I/O（输入/输出）的操作、关于功率管理的操作、关于将装置1300连接到另一个装置的操作、或组合。处理操作还可包括与音频I/O、显示I/O、或其它接口连接或组合有关的操作。处理器1310可执行存储在存储器中的数据。处理器1310可写入或编辑存储在存储器中的数据。
在一个实施例中，系统1300包括一个或多个传感器1312。传感器1312表示嵌入式传感器、或到外部传感器的接口、或组合。传感器1312使得系统1300能够监测或检测在其中实现系统1300的环境或装置的一个或多个状况。传感器1312可包括环境传感器（诸如温度传感器、运动检测器、光检测器、摄像机、化学传感器（例如，一氧化碳、二氧化碳、或其它化学传感器））、压力传感器、加速度计、陀螺仪、医疗或生理传感器（例如，生物传感器、心率监测器、血糖监测器、或用于检测医疗或生理属性的其它传感器）、或其它传感器、或组合。传感器1312还可包括用于生物系统的传感器，诸如指纹检测器、人脸检测或识别系统、或者检测或识别用户特征的其它系统。应当广义地理解传感器1312，并且对可与系统1300一起实现的许多不同类型的传感器没有限制。在一个实施例中，一个或多个传感器1312经由与处理器1310集成在一起的前端电路而耦合到处理器1310。在一个实施例中，一个或多个传感器1312经由系统1300的另一个组件而耦合到处理器1310。
在一个实施例中，装置1300包括音频子系统1320，其表示与对计算装置提供音频功能相关联的硬件（例如，音频硬件和音频电路）和软件（例如，驱动器、编解码器）组件。音频功能可包括扬声器或耳机输出以及麦克风输入。用于此类功能的装置可被集成到装置1300中或连接到装置1300。在一个实施例中，用户通过提供由处理器1310所接收和处理的音频命令来与装置1300进行交互。
显示器子系统1330表示提供可视显示以便呈现给用户的硬件（例如，显示装置）和软件组件（例如，驱动器）。在一个实施例中，显示器包括供用户与计算装置进行交互的触觉组件或触摸屏元件。显示器子系统1330包括显示器接口1332，其包括用于对用户提供显示的特定屏幕或硬件装置。在一个实施例中，显示器接口1332包括用于执行与显示器有关的至少一些处理的、与处理器1310（诸如图形处理器）分离的逻辑。在一个实施例中，显示器子系统1330包括对用户提供输出和输入两者的触摸屏装置。在一个实施例中，显示器子系统1330包括对用户提供输出的高清（HD）显示器。高清可以指具有大约100 PPI（像素每英寸）或更大PPI的像素密度的显示器，并且可包括诸如全HD（例如，1080p）、视网膜显示、4K（超高清或UHD）或其它格式的格式。在一个实施例中，显示器子系统1330基于存储在存储器中的数据和由处理器1310执行的操作来生成显示信息。
I/O控制器1340表示关于与用户的交互的硬件装置和软件组件。I/O控制器1340可操作以管理作为音频子系统1320或显示器子系统1330或两者的一部分的硬件。另外，I/O控制器1340示出连接到装置1300的附加装置的连接点，用户可能通过该连接点与系统进行交互。例如，可被附连到装置1300的装置可能包括麦克风装置、扬声器或立体声系统、视频系统或其它显示装置、键盘或小键盘装置、或用于与特定应用一起使用的其它I/O装置（诸如读卡器或其它装置）。
如上所提及，I/O控制器1340可与音频子系统1320或显示器子系统1330或两者进行交互。例如，通过麦克风或其它音频装置的输入可为装置1300的一个或多个应用或功能提供输入或命令。另外，取代显示器输出或除了显示器输出之外，还可提供音频输出。在另一个示例中，如果显示器子系统包括触摸屏，那么显示装置还充当输入装置，其可至少部分地由I/O控制器1340来管理。在装置1300上还可存在附加按钮或开关以便提供受I/O控制器1340管理的I/O功能。
在一个实施例中，I/O控制器1340管理诸如传感器1312、加速度计、摄像机、光传感器或其它环境传感器、陀螺仪、全球定位系统（GPS）、或可被包含在装置1300中的其它硬件的装置。输入可以是直接用户交互的一部分以及对系统提供环境输入以影响它的操作（诸如针对噪声的过滤、调整显示器以便进行亮度检测、对摄像机应用闪光、或其它特征）。
在一个实施例中，装置1300包括用于管理电池功率使用、电池的充电、和与功率节省操作有关的特征的功率管理1350。功率管理1350管理来自功率源1352的功率，功率源1352对系统1300的组件提供功率。在一个实施例中，功率源1352包括插入到壁装插座中的AC到DC（交流到直流）适配器。此类AC功率可以是可再生能量（例如，太阳能、基于运动的功率）。在一个实施例中，功率源1352只包括可由诸如外部AC到DC转换器的DC功率源提供的DC功率。在一个实施例中，功率源1352包括用于经由靠近充电场来充电的无线充电硬件。在一个实施例中，功率源1352可包括内部电池或燃料电池源。
存储器子系统1360包括用于将信息存储在装置1300中的（一个或多个）存储器装置1362。存储器子系统1360可包括非易失性（如果对存储器装置的功率中断，那么状态不改变）或易失性（如果对存储器装置的功率中断，那么状态不确定）存储器装置或组合。在一个实施例中，可以用如本文中所描述的双极性读取序列来读取存储器1362。在一个此类实施例中，存储器子系统1360包括用于施加具有第一极性的第一电压和具有第二极性的第二电压以便读取存储器1362中的存储器单元并基于对第一和第二电压的电响应来确定存储器单元的逻辑状态的电路（诸如图11的存取电路1142）。在一个此类实施例中，存储器装置包括具有用于充当选择器和存储元件两者的硫族化物玻璃的自选择器存储器单元的阵列，如上文关于图1所描述。存储器1360可存储应用数据、用户数据、音乐、照片、文件或其它数据以及与系统1300的应用和功能的执行有关的系统数据（不管是长期还是临时）。在一个实施例中，存储器子系统1360包括存储器控制器1364（其也可被视为是系统1300的控制的一部分，并且可潜在地视为是处理器1310的一部分）。存储器控制器1364包括用于生成命令并将命令发给存储器装置1362的调度器。
连接性1370包括用于使得装置1300能够与外部装置进行通信的硬件装置（例如，无线或有线连接器和通信硬件、或有线和无线硬件的组合）和软件组件（例如，驱动器、协议栈）。外部装置可以是诸如其它计算装置、无线接入点或基站的独立装置以及诸如手持装置、打印机或其它装置的外围设备。在一个实施例中，系统1300与外部装置交换数据以用于存储在存储器中或用于在显示装置上显示。交换的数据可包括将存储在存储器中的数据或已经存储在存储器中的数据以便读取、写入或编辑数据。
连接性1370可包括多种不同类型的连接性。概括地说，装置1300被示为具有蜂窝连接性1372和无线连接性1374。蜂窝连接性1372一般是指由无线载波所提供的（诸如经由GSM（全球移动通信系统）或变型或衍生、CDMA（码分多址）或变型或衍生、TDM（时分复用）或变型或衍生、LTE（长期演进——又称为“4G”）、或其它蜂窝服务标准所提供的）蜂窝网络连接性。无线连接性1374是指不是蜂窝的无线连接性，并且可包括个域网（诸如蓝牙）、局域网（诸如WiFi）或广域网（诸如WiMax）、或其它无线通信、或组合。无线通信是指通过非固态介质通过使用调制的电磁辐射来传递数据。有线通信通过固态通信介质来进行。
外围连接1380包括用于构成外围连接的硬件接口和连接器以及软件组件（例如，驱动器、协议栈）。将了解，装置1300既可以是到其它计算装置的外围装置（“至”1382），也可具有与它连接的外围装置（“自”1384）。装置1300通常具有用于为了诸如管理（例如，下载、上传、改变、同步）装置1300上的内容的目的而连接到其它计算装置的“对接（docking）”连接器。另外，对接连接器可允许装置1300连接到某些外围设备，这些外围设备允许装置1300控制到例如视听或其它系统的内容输出。
除了专有对接连接器或其它专有连接硬件之外，装置1300还可经由常见或基于标准的连接器来构成外围连接1380。常见类型可包括通用串行总线（USB）连接器（其可包括多个不同硬件接口中的任意接口）、包括MiniDisplayPort（MDP）的DisplayPort、高清多媒体接口（HDMI）、Firewire或其它类型。
因此，双极性读取序列可使能从双极性存储器准确读取信息。
以下是本公开的一些实施例。在一个实施例中，一种用于存取存储器单元的阵列的电路包括存取电路，所述存取电路要对多个所述存储器单元施加具有第一极性的第一电压，以及对所述多个所述存储器单元中的一个或多个存储器单元施加具有第二极性的第二电压。所述电路包括感测电路，所述感测电路要检测所述一个或多个存储器单元对所述第一电压和所述第二电压的电响应。所述存取电路要基于所述一个或多个存储器单元对所述第一电压和所述第二电压的所述电响应来确定所述一个或多个存储器单元的逻辑状态。
在一个实施例中，所述存取电路要基于对所述第一电压的第一电响应来确定所述阵列的给定存储器单元是否处于第一逻辑状态或者所述给定存储器单元的逻辑状态是否无结论。在一个实施例中，所述存取电路要响应于基于所述第一电响应来确定所述给定存储器单元的逻辑状态无结论而对所述给定存储器单元施加具有所述第二极性的所述第二电压。在一个实施例中，所述存取电路要基于对处于所述第二极性的所述第二电压的第二电响应来确定所述给定存储器单元处于所述第一逻辑状态或第二逻辑状态。在一个实施例中，所述感测电路要检测响应于所述第一电压的、通过所述给定存储器单元的第一电流，并且所述存取电路要基于检测到所述第一电流的幅度大于或等于第一阈值来确定所述给定存储器单元处于所述第一逻辑状态。在一个实施例中，所述感测电路要检测响应于所述第一电压的、通过所述给定存储器单元的第一电流，并且所述存取电路要基于检测到所述第一电流的幅度小于第一阈值来确定所述给定存储器单元的逻辑状态无结论。
在一个实施例中，所述感测电路要检测响应于所述第二电压的、通过所述给定存储器单元的第二电流，并且所述存取电路要基于检测到所述第二电流的幅度小于第二阈值来确定所述给定存储器单元处于所述第一逻辑状态。在一个实施例中，所述感测电路要检测响应于所述第二电压的、通过所述给定存储器单元的第二电流，并且所述存取电路要基于检测到所述第二电流的幅度大于或等于第二阈值来确定所述给定存储器单元处于第二逻辑状态。在一个实施例中，所述存取电路要施加具有第一幅度的所述第一电压，以及施加具有大于所述第一幅度的第二幅度的所述第二电压。
在一个实施例中，所述感测电路要检测所述一个或多个存储器单元中的给定存储器单元响应于施加的电压的阈值电压，其中所述施加的电压是所述第一或第二电压之一，其中如果以与所述施加的电压相同的极性对所述给定存储器单元进行编程，那么所述感测电路要检测所述阈值电压的幅度在第一范围中，并且如果以与所述施加的电压不同的极性对所述给定存储器单元进行编程，那么所述感测电路要检测所述阈值电压的幅度在第二范围中。在一个实施例中，所述第一范围的上端与所述第二范围的下端重叠。在一个实施例中，所述存取电路要施加具有低于所述第二范围的预期最低幅度的所述第一幅度的所述第一电压。在一个实施例中，所述存取电路要施加具有高于所述第二范围的预期最高幅度的所述第二幅度的所述第二电压。在一个实施例中，要施加具有所述第一极性的所述第一电压的所述存取电路要：对所述阵列的给定存储器单元的第一端子施加比对所述阵列的所述给定存储器单元的第二端子施加的电压更正的电压，并且要施加具有所述第二极性的所述第二电压的所述存取电路要：对所述阵列的所述给定存储器单元的所述第二端子施加比对所述阵列的所述给定存储器单元的所述第一端子施加的电压更正的电压。
在一个实施例中，所述存取电路要经由所述第一电压和所述第二电压的所述施加来刷新所述存储器单元中的一个或多个存储器单元。在一个实施例中，所述存取电路要基于确定所述阵列的给定存储器单元处于所述第一逻辑状态中而对于所述第二电压遮掩所述给定存储器单元。在一个实施例中，所述第二电压的所述施加基于触发事件。在一个此类实施例中，所述触发事件包括确定错误率大于或等于错误阈值。
在一个实施例中，要检测电响应的所述感测电路要检测以下项中的一项或多项：跨所述阵列的给定存储器单元的端子的电压降、通过所述给定存储器单元的电流、以及所述给定存储器单元的阈值事件。在一个实施例中，检测所述阈值事件包括检测跨所述给定存储器单元的所述端子的阈值电压。在一个实施例中，所述电路还包括要指示存取是否要对给定存储器单元施加所述第二电压的模式寄存器。在一个此类实施例中，所述模式寄存器要基于检测到大于或等于错误阈值的错误率而指示所述存取电路要施加所述第二电压。在一个实施例中，所述电路还包括要存储针对存储器单元的所述阵列的所述错误率的错误率寄存器。
在一个实施例中，一种系统包括存储器，所述存储器包括存储器单元的阵列；以及电路，所述电路包括存取电路和感测电路，所述存取电路要对多个所述存储器单元施加具有第一极性的第一电压并对所述多个存储器单元中的一个或多个存储器单元施加具有第二极性的第二电压，并且感测电路要检测所述一个或多个存储器单元对所述第一电压和所述第二电压的电响应，其中所述存取电路要基于所述一个或多个存储器单元对所述第一电压和所述第二电压的所述电响应来确定所述一个或多个存储器单元的逻辑状态。所述电路可根据本文中所描述实施例中的任一个实施例。在一个实施例中，所述系统还包括以下项中的任一项：在通信上耦合到所述存储器的显示器、在通信上耦合到所述存储器的网络接口、或耦合以便向所述系统提供功率的电池。
在一个实施例中，一种存取存储器单元的阵列的方法涉及对多个所述存储器单元施加具有第一极性的第一电压，对所述多个存储器单元中的一个或多个存储器单元施加具有第二极性的第二电压，检测所述一个或多个存储器单元对所述第一电压和所述第二电压的电响应，以及基于所述一个或多个存储器单元对所述第一电压和所述第二电压的所述电响应来确定所述一个或多个存储器单元的逻辑状态。在一个实施例中，确定所述一个或多个存储器单元的所述逻辑状态涉及基于对所述第一电压的第一电响应来确定所述阵列的给定存储器单元是否处于第一逻辑状态或者所述给定存储器单元的逻辑状态是否无结论。
在一个实施例中，一种包括存储器单元的阵列的存储器包括：要存取所述阵列的给定存储器单元的第一存取线路和第二存取线路；以及位于所述第一存取线路和所述第二存取线路之间的存储材料。以具有第一极性的第一电压继之以具有第二极性的第二电压对所述第一存取线路和所述第二存取线路加偏压。所述给定存储器单元的所述存储材料要响应于所述第一电压而展现第一电响应，并且响应于所述第二电压而展现第二电响应，并基于所述第一响应和所述第二响应来确定所述给定存储器单元的逻辑状态。在一个实施例中，所述给定存储器单元的所述存储材料包括用于选择所述给定存储器单元并存储所述逻辑状态的自选择材料。在一个实施例中，所述存储材料包括硫族化物玻璃。
如本文中所示的流程图提供各种过程动作的序列的示例。所述流程图可指示要由软件或固件例程所执行的操作以及物理操作。在一个实施例中，流程图可示出有限状态机（FSM）的状态，所述有限状态机可采用硬件、软件或组合来实现。尽管按特定序列或顺序示出，但是除非另外规定，否则可对动作的顺序进行修改。因此，所示实施例应仅被理解为示例，并且可按不同顺序执行所述过程，并且可并行执行一些动作。另外，在各种实施例中可省略一个或多个动作；因此，在每一个实施例中并非需要所有动作。操作可被组合或分解成子操作。其它过程流程也是可能的。
就本文中描述各种操作或功能的程度而言，可将它们描述或定义为软件代码、指令、配置、数据或组合。内容可以是直接可执行（“对象”或“可执行”形式）的源代码或差分代码（“delta”或“补丁”代码）。本文中描述的实施例的软件内容可经由其上存储有该内容的制品或经由操作通信接口以便经由通信接口发送数据的方法来提供。机器可读存储介质可使得机器执行所描述的功能或操作，并且包括存储由机器（例如，计算装置、电子系统等）可访问的形式的信息的任何机制，诸如可记录/不可记录介质（例如，只读存储器（ROM）、随机存取存储器（RAM）、磁盘存储介质、光存储介质、闪速存储器装置等）。通信接口包括与硬连线、无线、光等介质中的任一种介质通过接口连接以便对另一个装置进行通信的任何机制，诸如存储器总线接口、处理器总线接口、互联网连接、盘控制器等。通信接口可通过提供配置参数或发送信号或两者来配置成使通信接口准备好提供描述软件内容的数据信号。可经由发送到通信接口的一个或多个命令或信号来访问通信接口。
本文中描述的各种组件可以是用于执行所描述的操作或功能的部件。本文中描述的每个组件包括软件、硬件或这些的组合。所述组件可被实现为软件模块、硬件模块、专用硬件（例如，专用硬件、专用集成电路（ASIC）、数字信号处理器（DSP）等）、嵌入式控制器、硬连线电路等。
除了本文中描述的内容之外，在不脱离本发明的范畴的情况下，可对本发明的公开实施例和实现做出各种修改。因此，应当在说明性而非限制性的意义上直译本文中的说明和示例。本发明的范畴应当仅仅通过参考随附的权利要求来权衡。

Claims (21)

1.一种用于存取存储器单元的阵列的电路，所述电路包括：
存取电路，所述存取电路要：
对多个所述存储器单元施加具有第一极性的第一电压，其中施加具有所述第一极性的所述第一电压包括：对所述阵列的给定存储器单元的第一端子施加比对所述阵列的所述给定存储器单元的第二端子施加的电压更正的电压，以及
对所述多个所述存储器单元中的一个或多个存储器单元施加具有第二极性的第二电压，其中施加具有所述第二极性的所述第二电压包括：对所述阵列的所述给定存储器单元的所述第二端子施加比对所述阵列的所述给定存储器单元的所述第一端子施加的电压更正的电压；以及
感测电路，所述感测电路要检测所述一个或多个存储器单元对所述第一电压和所述第二电压的电响应；
其中所述存取电路要基于所述一个或多个存储器单元对所述第一电压和所述第二电压的所述电响应来确定所述一个或多个存储器单元的逻辑状态。
2.如权利要求1所述的电路，其中：
所述存取电路要基于对所述第一电压的第一电响应来确定所述阵列的所述给定存储器单元是否处于第一逻辑状态中或者所述给定存储器单元的逻辑状态是否无结论。
3.如权利要求2所述的电路，其中：
所述存取电路要响应于基于所述第一电响应来确定所述给定存储器单元的逻辑状态无结论而对所述给定存储器单元施加具有所述第二极性的所述第二电压。
4.如权利要求2所述的电路，其中：
所述存取电路要基于对处于所述第二极性的所述第二电压的第二电响应来确定所述给定存储器单元处于所述第一逻辑状态或第二逻辑状态中。
5.如权利要求2所述的电路，其中：
所述感测电路要检测响应于所述第一电压的、通过所述给定存储器单元的第一电流；以及
其中所述存取电路要基于检测到所述第一电流的幅度大于或等于第一阈值来确定所述给定存储器单元处于所述第一逻辑状态中。
6.如权利要求2所述的电路，其中：
所述感测电路要检测响应于所述第一电压的、通过所述给定存储器单元的第一电流；以及
其中所述存取电路要基于检测到所述第一电流的幅度小于第一阈值来确定所述给定存储器单元的逻辑状态无结论。
7.如权利要求6所述的电路，其中：
所述感测电路要检测响应于所述第二电压的、通过所述给定存储器单元的第二电流；以及
其中所述存取电路要基于检测到所述第二电流的幅度小于第二阈值来确定所述给定存储器单元处于所述第一逻辑状态。
8.如权利要求6所述的电路，其中：
所述感测电路要检测响应于所述第二电压的、通过所述给定存储器单元的第二电流；以及
其中所述存取电路要基于检测到所述第二电流的幅度大于或等于第二阈值来确定所述给定存储器单元处于第二逻辑状态。
9.如权利要求1所述的电路，其中：
所述存取电路要：
施加具有第一幅度的所述第一电压；以及
施加具有大于所述第一幅度的第二幅度的所述第二电压。
10.如权利要求9所述的电路，其中：
所述感测电路要检测所述一个或多个存储器单元中的给定存储器单元响应于施加的电压的阈值电压，其中所述施加的电压是所述第一或第二电压之一；
其中如果以与所述施加的电压相同的极性对所述给定存储器单元进行编程，那么所述感测电路要检测所述阈值电压的幅度在第一范围中；以及
其中如果以与所述施加的电压不同的极性对所述给定存储器单元进行编程，那么所述感测电路要检测所述阈值电压的幅度在第二范围中。
11.如权利要求10所述的电路，其中所述第一范围的上端与所述第二范围的下端重叠。
12.如权利要求10所述的电路，其中：
所述存取电路要施加具有低于所述第二范围的预期最低幅度的所述第一幅度的所述第一电压。
13.如权利要求10所述的电路，其中：
所述存取电路要施加具有高于所述第二范围的预期最高幅度的所述第二幅度的所述第二电压。
14.如权利要求1所述的电路，其中：
所述存取电路要经由所述第一电压和所述第二电压的所述施加来刷新所述存储器单元中的一个或多个存储器单元。
15.如权利要求2所述的电路，其中：
所述存取电路要基于确定所述阵列的给定存储器单元处于所述第一逻辑状态中而对于所述第二电压遮掩所述给定存储器单元。
16.如权利要求1所述的电路，其中：
所述第二电压的所述施加基于触发事件。
17.如权利要求16所述的电路，其中所述触发事件包括确定错误率大于或等于错误阈值。
18.一种系统，包括：
包括存储器单元的阵列的存储器；以及
根据权利要求1-17中任一项的电路。
19.如权利要求18所述的系统，还包括以下项中的任何项：在通信上耦合到所述存储器的显示器、在通信上耦合到所述存储器的网络接口、或耦合以便向所述系统提供功率的电池。
20.一种存取存储器单元的阵列的方法，所述方法包括：
对多个所述存储器单元施加具有第一极性的第一电压，其中施加具有所述第一极性的所述第一电压包括：对所述阵列的给定存储器单元的第一端子施加比对所述阵列的所述给定存储器单元的第二端子施加的电压更正的电压；
对所述多个存储器单元中的一个或多个存储器单元施加具有第二极性的第二电压，其中施加具有所述第二极性的所述第二电压包括：对所述阵列的所述给定存储器单元的所述第二端子施加比对所述阵列的所述给定存储器单元的所述第一端子施加的电压更正的电压；
检测所述一个或多个存储器单元对所述第一电压和所述第二电压的电响应；以及
基于所述一个或多个存储器单元对所述第一电压和所述第二电压的所述电响应来确定所述一个或多个存储器单元的逻辑状态。
21.如权利要求20所述的方法，其中确定所述一个或多个存储器单元的所述逻辑状态包括：
基于对所述第一电压的第一电响应来确定所述阵列的所述给定存储器单元是否处于第一逻辑状态中或者所述给定存储器单元的逻辑状态是否无结论。
CN201780060064.2A 2016-09-28 2017-08-22 双极性存储器读取 Active CN109791781B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US15/278983 2016-09-28
US15/278,983 US9799381B1 (en) 2016-09-28 2016-09-28 Double-polarity memory read
PCT/US2017/047999 WO2018063589A1 (en) 2016-09-28 2017-08-22 Double-polarity memory read

Publications (2)

Publication Number Publication Date
CN109791781A CN109791781A (zh) 2019-05-21
CN109791781B true CN109791781B (zh) 2023-04-18

Family

ID=60082652

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201780060064.2A Active CN109791781B (zh) 2016-09-28 2017-08-22 双极性存储器读取

Country Status (4)

Country Link
US (2) US9799381B1 (zh)
CN (1) CN109791781B (zh)
DE (1) DE112017004881T5 (zh)
WO (1) WO2018063589A1 (zh)

Families Citing this family (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10134470B2 (en) 2015-11-04 2018-11-20 Micron Technology, Inc. Apparatuses and methods including memory and operation of same
US9978810B2 (en) 2015-11-04 2018-05-22 Micron Technology, Inc. Three-dimensional memory apparatuses and methods of use
US10446226B2 (en) 2016-08-08 2019-10-15 Micron Technology, Inc. Apparatuses including multi-level memory cells and methods of operation of same
US10157670B2 (en) 2016-10-28 2018-12-18 Micron Technology, Inc. Apparatuses including memory cells and methods of operation of same
US10424374B2 (en) 2017-04-28 2019-09-24 Micron Technology, Inc. Programming enhancement in self-selecting memory
US10546632B2 (en) 2017-12-14 2020-01-28 Micron Technology, Inc. Multi-level self-selecting memory device
US10381075B2 (en) 2017-12-14 2019-08-13 Micron Technology, Inc. Techniques to access a self-selecting memory device
US10269442B1 (en) 2017-12-28 2019-04-23 Micron Technology, Inc. Drift mitigation with embedded refresh
US10693065B2 (en) 2018-02-09 2020-06-23 Micron Technology, Inc. Tapered cell profile and fabrication
US10541364B2 (en) 2018-02-09 2020-01-21 Micron Technology, Inc. Memory cells with asymmetrical electrode interfaces
US10854813B2 (en) 2018-02-09 2020-12-01 Micron Technology, Inc. Dopant-modulated etching for memory devices
US10424730B2 (en) 2018-02-09 2019-09-24 Micron Technology, Inc. Tapered memory cell profiles
US10755781B2 (en) 2018-06-06 2020-08-25 Micron Technology, Inc. Techniques for programming multi-level self-selecting memory cell
CN112041930A (zh) * 2018-11-09 2020-12-04 华为技术有限公司 对相变存储单元的操作方法及相关装置
US11335402B2 (en) * 2018-12-19 2022-05-17 Micron Technology, Inc. Systems and techniques for accessing multiple memory cells concurrently
KR20200129453A (ko) * 2019-05-08 2020-11-18 에스케이하이닉스 주식회사 전자장치, 메모리 소자, 및 메모리 소자의 동작방법
US11537464B2 (en) * 2019-06-14 2022-12-27 Micron Technology, Inc. Host-based error correction
US11302391B2 (en) * 2019-12-03 2022-04-12 Micron Technology, Inc. System and method for reading memory cells
TW202139195A (zh) 2019-12-03 2021-10-16 美商美光科技公司 用於讀取記憶體單元之系統及方法
US11139025B2 (en) 2020-01-22 2021-10-05 International Business Machines Corporation Multi-level cell threshold voltage operation of one-selector-one-resistor structure included in a crossbar array
US11430509B2 (en) * 2020-02-21 2022-08-30 Micron Technology, Inc. Varying-polarity read operations for polarity-written memory cells
US11133062B1 (en) * 2020-05-07 2021-09-28 Micron Technology, Inc. Two memory cells sensed to determine one data value
US11355209B2 (en) 2020-07-10 2022-06-07 Micron Technology, Inc. Accessing a multi-level memory cell
US11302390B2 (en) 2020-07-10 2022-04-12 Micron Technology, Inc. Reading a multi-level memory cell
US11295822B2 (en) 2020-08-14 2022-04-05 Micron Technology, Inc. Multi-state programming of memory cells
US11309024B2 (en) 2020-08-28 2022-04-19 Micron Technology, Inc. Memory cell programming that cancels threshold voltage drift
US11430510B2 (en) 2020-12-11 2022-08-30 International Business Machines Corporation Multi-level ferroelectric field-effect transistor devices
CN112652342B (zh) * 2021-03-12 2021-05-25 浙江威固信息技术有限责任公司 一种基于双极性rram的非易失性触发器
US11456036B1 (en) 2021-04-02 2022-09-27 Micron Technology, Inc. Predicting and compensating for degradation of memory cells
US11475970B1 (en) 2021-06-03 2022-10-18 Micron Technology, Inc. Bipolar read retry
US11823761B2 (en) 2021-12-23 2023-11-21 Micron Technology, Inc. Pre-read in opposite polarity to evaluate read margin
US20230352095A1 (en) * 2022-04-29 2023-11-02 Micron Technology, Inc. Write latency and energy using asymmetric cell design

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2004084228A1 (en) * 2003-03-18 2004-09-30 Kabushiki Kaisha Toshiba Phase change memory device
CN1833293A (zh) * 2003-06-10 2006-09-13 微米技术有限公司 在感测存储单元时测量电流的方法和装置
CN1890752A (zh) * 2003-10-09 2007-01-03 微米技术有限公司 电阻存储器的ac感测
CN101238522A (zh) * 2005-10-31 2008-08-06 矽利康创新有限公司 用于改变电浮动体晶体管的编程持续时间和/或电压的方法和设备以及实现其的存储单元阵列
CN102737723A (zh) * 2011-04-12 2012-10-17 夏普株式会社 半导体存储设备
CN105474323A (zh) * 2013-09-26 2016-04-06 英特尔公司 存储在交叉点非易失性存储器中的数据的刷新

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8111572B2 (en) * 2007-12-12 2012-02-07 Unity Semiconductor Corporation Disturb control circuits and methods to control memory disturbs among multiple layers of memory
JP2008310868A (ja) * 2007-06-13 2008-12-25 Sony Corp 半導体メモリデバイス、および、そのデータ読み出し方法
US8737151B2 (en) * 2007-07-26 2014-05-27 Unity Semiconductor Corporation Low read current architecture for memory
KR100934159B1 (ko) * 2008-09-18 2009-12-31 한국과학기술원 강유전체 또는 일렉트렛 메모리 장치
US8675391B2 (en) * 2010-04-19 2014-03-18 Hewlett-Packard Development Company, L.P. Refreshing memristive systems
US8411524B2 (en) * 2010-05-06 2013-04-02 Micron Technology, Inc. Techniques for refreshing a semiconductor memory device
KR101784340B1 (ko) * 2011-01-13 2017-10-12 삼성전자 주식회사 양방향 저항 메모리 장치
US9633724B2 (en) * 2014-07-07 2017-04-25 Crossbar, Inc. Sensing a non-volatile memory device utilizing selector device holding characteristics
US9484089B2 (en) * 2014-10-20 2016-11-01 Sandisk Technologies Llc Dual polarity read operation
US9842662B2 (en) * 2015-02-16 2017-12-12 Texas Instruments Incorporated Screening for data retention loss in ferroelectric memories
US9570167B2 (en) * 2015-02-23 2017-02-14 Micron Technology, Inc. Apparatuses and methods of reading memory cells
WO2016137446A1 (en) * 2015-02-24 2016-09-01 Hewlett Packard Enterprise Development Lp Determining a state of memristors in a crossbar array
US10446226B2 (en) * 2016-08-08 2019-10-15 Micron Technology, Inc. Apparatuses including multi-level memory cells and methods of operation of same

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2004084228A1 (en) * 2003-03-18 2004-09-30 Kabushiki Kaisha Toshiba Phase change memory device
CN1833293A (zh) * 2003-06-10 2006-09-13 微米技术有限公司 在感测存储单元时测量电流的方法和装置
CN1890752A (zh) * 2003-10-09 2007-01-03 微米技术有限公司 电阻存储器的ac感测
CN101238522A (zh) * 2005-10-31 2008-08-06 矽利康创新有限公司 用于改变电浮动体晶体管的编程持续时间和/或电压的方法和设备以及实现其的存储单元阵列
CN102737723A (zh) * 2011-04-12 2012-10-17 夏普株式会社 半导体存储设备
CN105474323A (zh) * 2013-09-26 2016-04-06 英特尔公司 存储在交叉点非易失性存储器中的数据的刷新

Non-Patent Citations (3)

* Cited by examiner, † Cited by third party
Title
A new read method suppressing effect of random telegraph noise in NAND flash memory by using hysteretic characteristic;Min-Kyu Jeong;《2013 Symposium on VLSI Technology》;20130808;154-155 *
基于0.13m标准逻辑工艺的1Mb阻变存储器设计与实现;金钢等;《固体电子学研究与进展》;20110425(第02期);全文 *
有机非挥发性存储器的研究进展;刘欣等;《科学通报》;20110925(第27期);全文 *

Also Published As

Publication number Publication date
WO2018063589A1 (en) 2018-04-05
US20180102149A1 (en) 2018-04-12
US9799381B1 (en) 2017-10-24
US10102891B2 (en) 2018-10-16
DE112017004881T5 (de) 2019-07-11
CN109791781A (zh) 2019-05-21

Similar Documents

Publication Publication Date Title
CN109791781B (zh) 双极性存储器读取
US10546632B2 (en) Multi-level self-selecting memory device
US10381075B2 (en) Techniques to access a self-selecting memory device
US10777275B2 (en) Reset refresh techniques for self-selecting memory
US20160284399A1 (en) Apparatus and method for drift cancellation in a memory
EP3465691A1 (en) Asymmetrical write driver for resistive memory
US9934082B2 (en) Apparatus and method for detecting single flip-error in a complementary resistive memory
KR20210157438A (ko) 빠른 데이터 액세스를 갖는 오류 정정 메모리 디바이스
US11422713B2 (en) Memory error indicator for high-reliability applications
US8526258B2 (en) Variable resistance memory device and related method of operation
WO2020167817A1 (en) Refresh rate control for a memory device
EP3799048A1 (en) Low voltage, low power sensing based on level shifting sensing circuit
US11302391B2 (en) System and method for reading memory cells
US9336873B2 (en) Apparatus for time domain offset cancellation to improve sensing margin resistive memories
US10832754B1 (en) Current monitor for a memory device
US11164626B2 (en) Methods and systems for accessing memory cells
US9812189B2 (en) Read and write apparatus and method for a dual port memory
US11694748B2 (en) System and method for reading memory cells
TWI760924B (zh) 用於存取記憶體單元之方法及系統
US20230176747A1 (en) Memory device with data scrubbing capability and methods

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant