CN1825598A - 半导体器件及其制造方法 - Google Patents

Abstract

提供一种其性能可与MOSFET性能相比的TFT。用促进结晶化的金属元素结晶的结晶硅膜形成半导体器件的有源层，并在含卤素气氛中热处理，除去金属元素。用众多种形或柱形晶体的集合构成该处理后的有源层。用该结晶结构制成的半导体器件有极高的性能。

Description

半导体器件及其制造方法

本申请是申请日为1997年10月15日、申请号为99124856.2并且发明名称为“半导体器件及其制造方法”的申请的分案申请。

技术领域

本发明涉及具有在有绝缘表面的衬底上形成的半导体薄膜有源层的半导体器件，特别涉及其中的有源层由结晶硅膜的薄膜晶体管。

背景技术

近年来，用在具有绝缘表面的衬底上形成的半导体薄膜其厚度是在几百埃至几千埃)构成薄膜晶体管的技术已受到人们的关注。薄膜晶体管广泛地用于电子器件，如IC(集成电路)或电光器件，特别是，作为用于图像显示装置的转换元件已有了很大的发展。

例如，在液晶显示装置中，企图把TFT用于任何电路，如特别用于控制按矩阵形式设置的像素区域的像素矩阵电路，用于控制像素电路的驱动电路，用于处理外来数据信号的逻辑电路(处理器电路，存储器电路等)。

目前情况下，尽管用非晶硅膜作有源层的TFT已进入实用阶段，还要求高速工作性能的电路，如驱动电路和逻辑电路，要求用结晶硅膜(多晶硅膜)的TFT。

作为衬底上形成结晶硅膜的技术，已由本发明申请人的日本特许公开平6-232059和平6-244103披露而成为公知技术。这些公开文件中披露的技术能用促进硅结晶的金属(具体说是镍)和在500℃至600℃的温度中热处理4小时而构成有优异结晶率的结晶硅。

日本特别公开平7-321339披露了用上述技术按平行于衬底的方向生长晶体的技术。本发明人称形成的晶化区为特殊的边生长区(或横向生长区)。

但是，即使用这种TFT构成驱动电路，驱动电路仍处于不能完全满足所要求的特性的状态。目前情况下，特别不可能用常规TFT构成具有优异高性能的高速逻辑电路，以同时实现既能高速运行又具有耐压特性。

如上所述，为了获得有更高性能的电光器件，必须使TFT具有能与用单晶硅晶构成的MOS-FET能相比拟的性能。

发明内容

本发明的目的是，提供具有极高性能，如极高击穿性能的薄膜半导体器件，以制成有更高性能的电光器件，及其制造方法。

用常规方法不能获得上述高性能的TFT的原因认为是，晶界俘获了载流子(电子或空穴)，因此，妨碍了改善作为TFT特性参数之一的场效应迁移率。

例如，在晶界中有许多不成对的硅原子键(悬空键)和缺陷能级。因此，每个晶粒内移动的载流子靠近或与晶界接触时，容易被晶界中的悬空键，缺陷能级俘获。并认为有“有害晶界”功能的晶界阻止了载流子移动。

为实现按本发明的半导体器件，必不可少的是提供把这种“有害晶界”结构变成“对载流子”无害晶界结构的技术。即，重要的是形成载流子俘获率低的晶界，即形成阻止载流子移动率低的晶界。

因此，本说明书中公开的发明提供的具有半导体薄膜有源层的半导体器件制造方法包括以下工艺步骤：在有绝缘表面的衬底上形成非晶硅膜，非晶硅膜上选择地形成掩模绝缘膜，使非晶硅膜选择地具有促进结晶的金属元素，用第1热处理使至少一部分非晶硅膜转变成结晶硅膜，除去掩模绝缘膜，用构图法形成只用结晶硅膜构成的有源层，有源层上形成栅绝缘膜，在含卤素的气氛中进行第2热处理，用消气法除去有源层中的金属元素，有源层和栅绝缘膜之间形成热氧化膜，在含氮气氛中进行第3热处理，提高包括热氧化膜和界面态的栅绝缘膜的质量，其中，有源层是结晶结构体，其中的晶界基本按一个方向对准，它由与衬底基本平行的众多针形或柱形晶体聚集体构成。

如果按上述制造方法形成结晶硅膜，能获得有图9所示外观特征的薄膜。图9是用日本特许公开7-321339披露的使非晶硅膜结晶的技术而实施本发明时获得的薄膜显微照片放大图，并展示出长度为几十至100埃和几十微米。

横向生长区901的特征是，由于几乎垂直于区902的针形或柱形晶体生长中加有促进结晶化的金属元素，而且是相互基本上平行的结晶方向是难准的。903所指示部分是因从相对所加区902伸出的针形和柱形晶体碰撞而形成的大晶界，它与针形晶体和柱形晶体之间的晶界不同。

图10是TEM照片，其中进一步放大了晶粒中的细微区，以便能看到图9所示横向生长区的内部。

即，尽管本发明的结晶硅膜似乎是由大的横向生长区901宏观构成的，如图9所示，对横向生长区901微观观察时，横向生长区是由众多针形或柱形晶体1001构成的结晶构体，如图10所示。

图10中，参考数字1002指示表示针形或柱形晶体之间界限的晶界，从晶界1002的扩展方向证实针形或柱形晶体1001基本上相互平行生长。而且，除非另有说明，本说明书中的晶界是指针形或柱形晶粒之间的界限。

本发明的半导体器件中，用在含卤素的气氛中进行热处理经消气剂而除去促进结晶化的金属元素，主要是镍，它的剩余浓度保持在不小于1×10¹⁸原子/cm²，降到不大于1×10¹⁸原子/cm³，典型值是1×10¹⁴-5×10¹⁷原子/cm³，在有源层中最好不大于旋涂密度。

当然，因污染(不是故意加的)而混入的其它金属元素(如Cu、Al等)也能用消气剂去除。

此时，可预期热处理中硅原子的悬空键与氧结合而构成氧化物即氧化硅。结果，在“有害晶界”区中形成氧化硅，而且认为氧化硅基本上起晶界作用。

并推断按该法形成的晶界1002是不包括处于氧化硅和结晶硅之间界面中的晶格缺陷状态，因此极好地匹配。这是因为，用热氧化形成氧化端的工艺和用镍的催化作用而促进硅原子本身或硅原子与氧的再化合工艺之间的最佳协同作用而消耗了引起缺陷的晶格间的硅原子。

即，图10中，认为晶界1002几乎没有俘获载流子的缺陷，因此，它具有只对针形或柱形晶体中移动的载流子起能级势垒作用的“有益晶界”。

由于在这种晶界中优先进行热氧化反应处理，在晶界中而不是在其它区域中形成较厚的热氧化膜。因此，认为加到晶界附近的栅电压明显变小，它也能变成能级垫垒。

而且，由于在超过700℃(典型温度是800-1100℃)的较高温度下进行该热处理，因而针形或柱形晶体内存在的诸如位错和堆垛层错的缺陷几乎都消失了。而且，用加氢或薄膜中含卤族可使硅原子的残留悬空键终止。

而且，本发明人确定，用该方法获得的图10所示状态中，众多针形或柱形晶体内的区域为“对载流子而言认为基本上是单晶区”。

“对载流子而言认为基本上是单晶区”的特征是指载流子移动时没有阻止它移动的势垒。换句话说，没有晶格缺陷，没有晶界，或没有作为能级壁垒的势垒。

本发明提供具有高性能的能构成驱动电路或逻辑电路的半导体器件，用具有上述结构的结晶硅膜构成以TFT为代表的半导体器件的有源层。

附图说明

图1A至1D是展示半导体器件制造工艺步骤的示图；

图2A至2D是展示半导体器件制造工艺步骤的示图；

图3是有源层设置结构示意图；

图4A和4B是半导体器器件特性曲线图；

图5A至5D是展示半导体器件制造工艺步骤的示意图；

图6A至6C是展示半导体器件制造工艺步骤的示意图；

图7A和7B是电路结构的照片；

图8A至8C是有源层结构示意图；

图9是结晶硅膜表面的照片；

图10是晶体结构的照片；

图11是晶体结构的照片；

图12是晶体结构的照片；

图13A和13B是DRAM和SRAM结构示意图；

图14A至14D是展示半导体器件制造工艺步骤示意图；

图15A至15D是展示半导体器件制造工艺步骤示意图；

图16A至16F是展示半导体器件应用例示意图；

以下将以优选实施例为基础详细说明本发明。

具体实施方式

[第1实施例]

本实施例中，说明按本发明制造方法形成的结晶硅膜用作薄膜晶体管(TFT)的有源层的实例。图1A至1D展示了TFT制造工艺步骤的一部分。

而且，本实施例中用的把非晶硅膜结晶化的方法是日本特许公开平7-321339中披露的技术，但在本例中只是对其概要地说明，请见详细公开文件。

首先，制备有绝缘表面的衬底101，本例中，在石英衬底上形成厚2000埃的氧化硅膜102作为底层。形成氧化硅膜102的方法包括低压垫CVD法，等离子CVD法和溅射法等。

按本发明人的研究，当非晶硅膜以后被结晶化而使底层致密时，发现所获得的结晶硅膜的结晶率优异。膜最好含5×10¹⁷至2×10¹⁹原子/cm³的氧。膜中所含的氧在随后促进结晶化用金属元素的消除工艺中起到重要作用。

随后，用低压热CVD法形成厚度为200至1000埃(本例中是350)的非晶硅膜103。可用以硅烷为基的气体(SiH₄，Si₂H₆，Si₃H₈等)作膜形成气体。用低压热CVD法形成的非晶硅膜在随后的结晶化处理中有少量天然核引入。这减少了各晶体的相互干扰率(因碰撞而使生长停止)，因此，能扩大横向生长宽度。

当然，等离子CVD法，溅射法等也能用于形成非晶硅膜103。

之后，用等离子CVD法或溅射法形成厚500至1200埃的氧化硅膜104，之后，用腐蚀法选择除去引入了促进结晶的金属元素的氧化硅膜部分。即，为了把镍选择地引入非晶硅膜103中，该氧化硅膜104起到掩模绝缘膜的作用。

被氧化硅膜104露出的区域105构成为槽形，其长度方向垂直于纸表面(图1A)。

之后，在氧气氛中辐照UV光(紫外线)辐射进非晶氧，在露出105的非晶膜103表面上形成极薄氧化膜(没画)。引入促进结晶的金属元素时，在加溶液步骤时该氧化膜用于改进溶液的浸润性。

促进结晶的金属元素是选自Fe，Co，Ni，Ru，Rh，Pd，Os，Ir，Pt，Cu和Au的一种或多种。以下将说明本例中用Ni的例子。

之后，滴入含预定浓度(本实施例中，是100ppm重量)的硝酸镍溶液或乙酸镍溶液，用旋涂法形成含镍的薄的水膜106。加溶液步骤中，调节镍盐溶液浓度，可容易地控制加入非晶硅膜中的镍浓度。见图1B。

之后，在450℃经1小时排除惰性气体中的氢之后，在500℃至700℃，典形温度550℃至600℃经4至8小时热处理(第1热处理)，使非晶硅膜103结晶化。用该方法获得结晶硅膜107，见图1C。

此时，晶体继续生长使针形或柱形晶体按基本上平行于衬底的方向延伸。本实施例中，区域105是从这边到图的背面方向为纵向的槽，晶体按箭头108指示的主要是一个方向继续生长。此时，晶体生长能超过几百微米以上的长度。

数字109指示镍含量高于横向生长区107中镍含量的加镍区。由于加镍区109中在晶核极靠近的条件下晶体继续生长结晶不是非常好。因此，有源区随后由除加镍区109之外的区域构成。

之后，结晶化热处理之后，用选择加镍的掩模绝缘膜氧化硅膜104被除去。用缓冲氢氟酸等很容易进行该步骤。

在含卤素气氛中进行随后的热处理前和/或后给结晶硅膜107加准分子激光进行激光退火处理。但是尽管和激光辐照提高结晶硅膜的结晶度，在硅膜表面能构成适当的粗糙度，因此必须小细从事。

之后，对这样获得的结晶硅膜107构图，构成随后有TFT有源层功能的有源层110。本发明中，设置有源层很重要，这在下面会说明。

形成有源层110之后，有源层110上构成厚度为200至1500埃(本实施例是300埃)的用氧化硅膜形成的栅绝缘膜111。栅绝缘膜111的形成方法包括诸如等离子CVD法，热CVD法和溅射法的气相法。

可用氮化硅膜、氮氧硅膜或这些绝缘膜的叠层膜代替氧化硅膜。

之后在含卤素气氛中进行热处理(第2热处理)。该热处理的主要目的是用卤素对金属元素的消气作用除去有源层110中的金属元素(具体是Ni)，见图1D。

对该消气而言，在700℃以上的温度进行热处理而实现消气作用很重要。如果低于该温度，由于栅绝缘膜111变成阻挡层，恐怕不能获得足够的消气作用。

应在700℃以上的温度下进行热处理，最好在800℃至1000℃(典型温度是950℃)进行0.1至6小时，典型时间是0.5至1.0小时。

本实施例中，在相对于O₂气氛含0.5至10vol％HCl的气氛中在950℃进行30分钟热处理。若HCl浓度高于上述浓度，在结晶硅膜的膜表面上形成可与膜厚相比的粗糙度，因此不是优选的。

本实施例中，尽管HCl气是含卤素的典型化合物，也能用选自HF，NF₃，HBr，Cl₂，ClF₃，BCl₃，F₂和Br₂的一种或多种含卤素化合物。通常，也能用卤素的氢氧化物或有机材料(碳氢化合物)。

在该步骤中认为，因为卤素(这里是氯)的作用而使从针形或柱形晶体的晶界中分离的镍被消气，使镍变成氯化镍并分散到空气中而除去。

未经消气处理的有源层110中的镍浓度最大值为1×10¹⁸原子/cm³，最小值是5×10¹⁷原子/cm³，该结果是用SIMS测得的，从SIMS分析证实，本实施例中用消气算是能使有源区110中Ni的浓度减小到1×10¹⁸原子/cm³以下，进一步减小到5×10¹⁷原子/cm³以下。

尽管SIMS的检测下限是1×10¹⁶原子/cm³，按本实施例的以下要说明的TFT的特性，认为镍浓度小于有源层110的旋涂密度1×10¹⁵至1×10¹⁶/cm^-3，并减小至1×10¹⁴原子/cm³。

即，用消气处理，有源层110中Ni的浓度减小到1×10¹⁸原子/cm³以下，典型值是不影响器件特性，最好是低于有源层的旋涂密度，即1×10¹⁴至5×10¹⁷原子/cm³。

按本发明人的发现，认为用于促进结晶化的镍主要分散在针形或柱形晶体的晶界中，基本上不包含在针形或柱形晶体内部。

但是，按该SIMS分析，由于检测了晶体内部和晶界两部分，本说明书中的Ni浓度，严格地说是晶体内部和晶界中所含Ni的平均浓度。

进行消气步骤时，残留在结晶硅膜中的用于进行消气处理的卤素浓度是1×10¹⁵至1×10²⁰原子/cm³。此时，卤素的高浓度倾向于分布在结晶硅膜和氧化膜之间。

认功，在晶化过程中，镍被推向针形或柱形晶体的晶界，并分离，因此镍以镍硅化物存在。消气时镍转化成氯化镍并分散，切断带镍的键而获得硅的悬空键，增大晶界。

但是，由于在较高温度下在氧化气氛中进行上述步骤，形成的悬空键容易与氧耗连形成氧化物，以SiOx为代表的氧化硅。亦即，本发明人认为，结晶硅膜在上述的几个热处理步骤中变成了其中的氧化硅起晶界作用的结晶结构体。给有源层110加氢或或使其中含卤素能使残留的悬空键终止，或用硅原子本身的复合而使残留的悬空键被补偿。而且，用再结合或重设Si原子能大致消除如位错或堆垛层错的晶格缺陷。因此，认为能显著改善针形或柱形晶体内部的结晶性。

在卤素气氛中进行热处理能充分消除有源层10中的Ni，使Ni含量不损坏器件特性，从而显著提高构成有源层110的针形或柱形晶体的结晶性。因此，有源层由包括对载流子而言基本上是单晶区域的结晶结构体构成。

用上述热处理，在有源层110与栅绝缘膜111之间的界面继续进行热氧化反应，使约100埃的Si膜氧化，并形成约200埃厚的热氧化膜。亦即，栅绝缘膜111的总厚度是500埃，这是用CVD法形成的膜厚和热氧化形成的膜厚之和。

而且，上述的在卤素中进行热处理之后，在氮气氛中在950℃进行1小时热处理，由此提高栅绝缘膜111的质量，以获得半导体和绝缘膜之间优异的界面。

用干腐蚀法形成有源层110，而且在有源层形成中等离恐怕会损坏有源层边缘中残留物，引起TFT的漏电流。本实施例中，由于热氧化有源层的边缘，热处理还用于除去等离子损坏。

按该方法结束栅绝缘膜111(热氧化膜)的形成以后，用溅射法形成厚2500埃的构成栅电极的铝膜(没画)。为了防止产生小丘和晶须使铝膜中含0.2wt％的钪(Sc)。

尽管用主要含铝的材料作栅电极形成材料(包括栅布线)，其它材料如钨，钽，或钼也能用。导电的结晶硅膜也能用作栅电极。

之后，如图2A所示，对铝膜构图，形成铝膜的岛状图形112，作为栅电极原形。此时所用的光刻胶掩模仍然保留。如图2A所示。

之后进行用铝膜图形112作阳极的阳极氧化。该方法用已知的阳极氧化法，例如日本特许公开平7-135718所述。首先，用阳极氧化步骤在图形112的侧表面形成多孔的阳极氧化膜113。本实施例中，阳极氧化膜113的膜厚制成为0.7μm。

形成图2B所示的多孔阳极氧化膜113之后，除去没画出的光刻胶掩模。之后，再进行阳极氧化，形成致密的阳极氧化膜114。致密阳极氧化膜114的厚度是900埃。

经上述工艺步骤而构成了栅极115。在随后的工艺步骤中致密的阳极氧化114用于保护栅电极115的表面，抑制出现小丘和晶须。

之后，形成致密的阳极氧化膜114之后，按该状态注入形成源/漏区的杂质离子。如果要构成N沟道型TFT，应注入P(磷)离子，如果要构成P沟道型TFF，应注入B(硼)离子。

该工艺步骤中，形成其中加有高浓度杂质的源区116和漏区117。

之后，用醋酸、磷酸和硝酸混合酸选择地除去多孔性阳极氧化膜113之后，再注入P离子。在杂质剂量小于形成源/漏区时的杂质剂量的条件下进行该离子注入，见图2C。

之后，形成所含杂质浓度低于源区116和漏区117的杂质浓度含量的低浓度杂质区118和119。恰好处于栅电极115下面的区域120按自对准成为沟道形成区。

处于沟道形成面120和漏区117之间的低浓度杂质区119具体叫做LDD(轻掺杂的漏区)，它有降低沟道形成区120和漏区117之间形成的高电场的作用。

用本征型或基本本征型区构成沟道形成区120(严格地处于针形或柱形晶体内部)。本征型或基本本征型区是指激活能级为1/2(在禁带中心的费米能级位置)，杂质浓度小于自旋密度，或者是没有意加P或B杂质的非掺杂级。

而且，上述杂质离子掺杂步骤之后，用激光红外线或紫外线辐射对经离子掺杂过的区域退火。经此处理使加入的离子激活并使在进行离子注入时受到损伤的有源层恢复。

在氢气中在300℃至350℃经0.5至1小时加氢处理很有效。该步骤中，有源层中氢分离而产生的悬空键由氢再次终止。进行该步骤时，加氢浓度是1×10²¹原子/cm³以下，最好是1×10¹⁵至1×10²¹原子/cm³。

按本方法获得图2C所示状态之后，形成层间绝缘膜121。用氧化硅膜，氮化硅膜，氮氧化硅膜，有机树脂膜，或这些膜的垒层构成层间绝缘膜121，见图2D。

如果用有机树脂膜聚酰亚胺，由于相对介电常数小，上下布线之间的寄生容量减小。而且，由于能用旋涂法形成聚酰亚胺膜，容易把膜厚做厚，因此能提高生产量。

之后，在层间绝缘膜121中形成接触孔，并形成源电极122和漏电极123，在氢气氛中在350℃进行热处理，给整个器件加氢，制成图2D所示TFT。

尽管，图2D所示TFT解释起来是最简单结构，本实施的制造步骤中进行一些改变和/或加一些步骤就能容易地制成有所需结构的TFT。

这里，将参见图3说明在其制造时为什么有源层110的设置很重要的原因。

实施本实施例时，针形或柱晶体基本上相互平行生长，本实施例有晶界按一个方向对准的特征。而且，如果选择性地加促进结晶的金属元素，能任意控制针形或柱形晶体生长方向。这有非常重要的意义。

这里，图3中展示出有具有绝缘表面的衬底上形成有源层的例子。制造有源矩阵形液晶显示装置时，如图3所示，在衬底301上设置矩阵形有源层。

虚线302所指区域是选择地引入的镍存在的区域。303所指区域是存在的横向生长区碰撞而形成的大晶界区。用虚线标示的有源层形成后，这些区不会被证实。

用本实施例的方法进行结晶化处理时，针型或柱形晶体按基本上垂直于加镍区302的方向(图中箭头指示方向)生长。

而且，如果设置图3所示的岛状区304，可使沟道方向和针形或柱形晶体的晶界对准，使它们相互重合。而且，如果加镍区302设计成以衬底301的末端延伸到末端，可在整个衬底上实现上述结构。

提供这种结构时，沟道方向和针形或柱形晶体相互重合。即，晶体用作TFT的有源层时，阻挡沟道形成区中载流子移动的能级势垒很小。进一步提高了工作速度。

换句话说，以上说明是指可控制针形或柱形晶体的方向性，它有相对于沟道方向的特定角度，图3所示例中的特定角度0°。

即，从与图3不同的观点看，可以考虑有源层按90°旋转的情况。这种情况下，尽管减小了载流子的迁移率，有可能获得低截止态电流特性和高击穿电压特性。

图4是图2D所示的按本实施例由本发明人制造的半导体器件的电特性。图4A是N沟道TFT的电特性(I_d-V_g特性)，图4B是P沟道TFT的电特性。展示I_d-V_g特性的曲线中，把5个点的测试结果放到一起示出。

横坐标上V_G表示栅电压值，纵坐标上的I_D表示源和漏之间流过的电流值。漏电压V_D＝1V时，用401和403指示I_d-V_g特性(I_d-V_g曲线)。漏电压V_D＝5V时，用402和404指示I_d-V_g特性。当V_D＝1V时，405和406指示漏电流。

由于截止态区中(图4A中不大于-1V区，图4B中不小于-1V区)的几乎全部漏电流I_off值和导通态和截止态区中的漏电流I_G不大于1×10^-13A(测试下限)，它们能与噪声混合。

表1和2展示按本发明的TFT的典型特性参数，它们是从图4A和4B所示电特性得到的。

表1是N沟道型TFT的电特性结果(任意20个点的测试值)，表2是P沟道型TFT的特性结果，(任意20个点的测试结果)。

[表1]N-沟道型TFT(单栅)的测试结果

测试点	导通[μA](VD＝1V)(VG＝5V)	导通(μA)(VD＝5V)(VG＝5V)	截止[pA](VD＝1V)(VG＝6V)	截止[pA](VD＝1V)(VG＝1V)	I导通/I截止1	I导通/I截止2	Vth[V](VD＝5V)	S-值[mv/decl(VD＝1V)	μFE(cm2/Vs)		IG导通(pA)(VD＝1V)(VG＝5V)	1G截止[pA](VD＝1V)(VG＝6V)
													(VD＝1V)(VG＝5V)	(VD＝1V)(max)
									点1	68.51					205.3	1	3.3	7.84	7.79	0.08	82.66	160.91	226.64	0.2	-0.4
点2	72.8	219.05	0.75	3.85	7.99	7.76	0.12	71.1			171.21	245	0.1	-0.05
									点3	74.35					221.85	0.45	2.65	8.22	7.92	0.05	86.92	170.6	264.84	0.15	-0.15
点4	62.61	201.7	0.4	2.15	8.19	7.97	-0.13	79.6			141.63	197.88	-0.05	-0.25
									点5	48.07					151.25	0.4	1.6	8.08	7.98	0	95.12	113.99	153.26	0.1	-0.1
点6	74	221.7	0.3	2.45	8.39	7.96	0.01	84.31			165.85	245.36	-0.1	-0.3
									点7	55.3					176.6	0.95	2.85	7.77	7.79	0.05	82.1	137.19	175.19	0.1	-0.15
点8	69.9	208.05	0.75	4.35	7.97	7.68	0.11	75.08			165.49	232.56	0.25	0
									点9	60.91					184.95	0.25	1.95	8.39	7.98	0.02	93.08	136.68	202.16	0.05	-0.1
点10	60.2	189.65	0.5	2.15	8.08	7.95	0.01	76.93			137.96	199.16	0.3	0
									点11	63.43					195.45	0.4	2.4	8.2	7.91	-0.06	78.77	136.48	210.12	0	-0.25
点12	63.57	193.45	0.45	2.4	8.15	7.91	-0.05	75.78			140.5	207.06	0.1	-0.6
									点13	68.51					211.45	0.4	2.85	8.23	7.87	0.01	78.62	160.14	222.11	0.4	-0.55
点14	66.78	204.05	0.4	2.1	8.22	7.99	-0.02	74.36			148.21	220.63	0.3	-0.5
									点15	61.3					185.95	0.45	2.35	8.13	7.9	0.05	81.25	137.9	205.02	0	-0.45
点16	68.7	208.75	0.35	1.9	8.29	8.04	-0.01	71.23			151.01	227.97	0.15	-0.3
									点17	68.18					211.5	0.4	1.8	8.23	8.07	-0.08	71.1	148.36	223.84	0.3	-0.6
点18	63.92	197.5	0.4	1.65	8.2	8.08	-0.1	75.64			142.34	205.02	0.2	-0.35
									点19	66.07					201.25	0.6	2.7	0.04	7.87	0.17	87.23	167.03	216.19	0.25	-0.4
点20	7037	210.8	0.6	2.05	8.07	8.01	0.02	79.04			162.28	229.81	0.2	-0.3
									平均值	65.37					200.01	0.51	2.47	8.13	7.92	0.01	80	149.79	214.59	0.15	-0.29
标准误差σ	6.40	16.87	0.2	0.71	0.16	0.1	0.08	6.78			15.16	23.19	0.13	0.19

[表2]P-沟道型TFT(单栅)的测试结果

测试点	导通[μA](VD＝1V)(VG＝5V)	导通(μA)(VD＝5V)(VG＝5V)	截止[pA](VD＝1V)(VG＝6V)	截止[pA](VD＝1V)(VG＝1V)	I导通/I截止1	I导通/I截止2	Vth[V](VD＝5V)	S-值[mv/decl(VD＝1V)	μFE(cm2/Vs)		IG导通(pA)(VD＝1V)(VG＝5V)	IG截止[pA](VD＝1V)(VG＝6V)
													(VD＝1V)(VG＝5V)	(VD＝1V)(max)
									点1	30.07					68.22	9.25	59.25	6.51	6.06	-1.11	86.55	11832	119.6	0.1	0.00
点2	36.67	86.63	2.6	46.7	7.15	6.27	-0.93	89.24			13138	137.9	0.05	-0.2
									点3	36.6					85.97	2.9	73.25	7.1	6.07	-0.95	98.47	133.57	138.47	0.15	-0.1
点4	36.63	85.27	3.35	53.6	7.04	6.2	-0.98	87.55			137.19	140	0.05	-0.2
									点5	35.3					79.59	3.25	39.4	7.04	6.31	-1.14	77.67	140.71	142.24	0.1	-0.2
点6	35.72	83.38	2.55	30.45	7.15	6.43	-1.08	73.81			141.07	141.78	0.1	-0.05
									点7	34.37					77.74	5.5	73.6	6.8	6.02	-1.1	82.63	135.15	136.94	-0.05	-0.2
点8	40.7	100.42	10.2	107.25	6.6	5.97	-0.77	73.28			131.58	147.9	0.1	0.05
									点9	40.7					100.61	4.9	45	6.92	6.35	-0.76	75.5	131.83	147.14	0.15	-0.25
点10	32.89	74.66	5.7	132.05	6.76	5.75	-1.1	84.48			127.76	129.8	0.15	0.05
									点11	37.07					88.45	4.3	67.45	6.94	6.12	-0.87	76.54	130.05	137.45	0.4	-0.35
点12	30.52	68.83	1.65	37.55	7.27	6.26	-1.15	90.61			120.82	122.15	0.5	-0.3
									点13	35.17					78.92	1.35	55.5	7.42	6.15	-1.15	85.88	143.51	143.82	0.4	-0.4
点14	32.07	72.71	1.8	36.4	7.25	6.3	-1.1	86.48			124.39	126.74	0.4	-0.45
									点15	33.36					75.57	6.6	120.4	6.7	5.8	-1.1	84.3	131.58	132.65	0.4	-0.35
点16	32.29	75.1	1.5	47.9	6.96	6.2	-1.01	84.93			122.35	124.64	0.25	-0.35
									点17	34.26					76.83	4.4	64.35	6.89	6.08	-1.14	83.28	141.58	141.58	0.65	-0.25
点18	31.01	69.91	5.4	253.39	6.76	5.44	-1.18	97.07			123.17	125.46	0.25	-0.5
									点19	3626					86.8	5.8	52.2	6.8	6.22	-0.89	79.86	126.53	134.64	0.4	-0.25
点20	37.6	93.11	2507.9	1734.5	4.18	3.73	-0.8	89.54			125.4	136.94	0.15	-0.3
									平均值	34.96					81.34	129.65	937.03	6.81	5.99	-1.02	84.38	130.9	135.39	0.23	-0.23
标准误差σ	3	9.49	559.79	3862.36	0.66	0.58	0.14	6.94			7.38	8.24	0.18	0.16

表1和2中要特别注意的点是，低于阈值的特性(S-值)是如此之小，在60至100mV/dec(十进制)迁移率(μFE)是如此的高，如150至300cm²/Vs。本说明书中所述迁移率是指场效应迁移率。

用常规TFT不能获得这些测试数据，并证明，与单晶上制成的MOSFET相比，本发明的TFT有很高的性能。

同时，经反复测试的加速老化试验证实，本发明的TFT有高的抗老化能力。试验证明，TFT在高速工作时有容易损坏的缺陷。但是，与此相反，按本发明的TFT不会变坏，并有极高的耐压特性。

表1和2列出了平均值和标准误差(σ值)供参考。标准误差用于表示与平均值的分散范围(变化范围)。通常，假设测试结果(总数)是按正常分布(高斯分布)，已知总数的68.3％是在以平均值为中心的±σ值范围内，95.4％在±2σ范围内，99.7％在±3σ范围内。

为了更精确地建立本实施例的TFT特性分布，本发明人测试了540个TFT，并以所测得的结果获得平均值和标准误差。结果S-值的平均值是80.5mV/dec(n-沟)和80.6mV/dec(P-沟)，标准误差是5.8(n-沟)和11.5(P-沟)。迁移率(最大)平均值是194.0cm²/Vs(n-沟)和131.8cm²/Vs(P-沟)，标准误差是38.5(n-沟)和10.2(P-沟)。

即，用本发明的N沟道型TFT能获得下列TFT特性。

(1)S值的σ值在10mV/dec、最好是5mV/dec。

(2)S值在80±30mV/dec内、最好是80±15mV/dec。

(3)μFE的σ值在40cm²/Vs，最好是35cm²/Vs。

而且，用本发明的P沟道型TFT能获得下列TFT特性。

(1)S值的σ值在15mV/dec，最好是10mV/dec。

(2)S值在80±45mV/dec，最好是80±30mV/dec。

(3)μFE的σ值是15cm²/Vs，最好是10cm²/Vs。

如上述，按本发明的TFT有极好的电特性，TFT能构成高速工作的逻辑电路，如于常用的单晶上只形成MOSFET的复杂的SRAM电路或DRAM电路。

尽管本实施例中只公开了单栅结构的制造工艺步骤，本发明也能用于包括多个栅电极的双栅结构或多栅结构的TFT。

增加有源层的结晶度能实现本发明，而且，无论TFT的结构如何，只要具有耐提性，均可实施。

[用本发明获得的晶体结构的知识]

已经公开了用本发明获得的结晶硅膜是针形或柱形晶体集合而成的晶体结构，如图10所示。这里，比较按本发明的晶体结构体与用其它方法获得的晶体结构体。

图11所示照片是用第1实施例的制造工艺制成的非晶硅膜的结晶化中的样品的TEM照片即，附图展示出没经含卤素的热处理的结晶硅膜的晶体结构。

从图11证实，刚完成结晶化处理后针形成柱形晶体内有许多位错缺陷，即用1101指示的圆环。但是，图10的TEM照片中，证明晶体中没有这些位错缺陷，由此得知已获得了好的晶体结构。

这证明在含卤素的气氛中进行热处理大大有助于改善结晶性。

图12展示出不同于本发明的方法使非晶硅膜结晶化状态下的晶体结构体。具体地说，在氮气氛中在600℃经48小时热处理，使非晶硅膜结晶，并在900至1100℃进行热氧化处理。

按上述方式构成的结晶硅膜处于各个晶粒大并由不规则分布的晶界分开的状态。

图12中，晶粒1201由不规则晶界1202包围。因此，图12所示结晶结构体实际用作TFT的有源层，由不规则晶界1202产生的能级势垒阻止载流子移动。

另一方面，图10所示结晶结构体处于有按一定程度的规则设置的晶界1002状态。因此，认为没有阻止针形或柱形晶体内载流子移动的能级势垒。

从本发明人对针形或柱形晶体的设置状态放大一万至五万倍的宽视场观察结果证实，针形或柱形晶体据锯形生长。引起这种现象的原因是，晶体生长趋于向能级稳定的方向继续进行，由此认为，在晶体方向改变部构成了晶界的种类。

但是，本发明入认为，针形或柱形晶体内产生的晶界类似于能级不活跃的孪生晶界。即，发明人认为，尽管晶体方向彼此不同，但它们是按好的对准性而连续耦连的多个晶界。而且，它们是不会变成阻止载流子移动的能级势垒的晶界(基本上不认为是晶界)。

如上述用常规工艺结晶化的结晶硅膜有图12所示结晶结构。由于分布有阻止载流子移动的不规则晶界，因而不能达到高迁移率。

但是，本发明的结晶硅膜有图10所示结晶结构，晶界基本上按一个方向对准。认为没有主要为针形或柱形晶体内能级势垒的晶界。即，载流子能在阻碍地在晶体内移动，能达到极高的迁移率。

具体地说，本发明获得的针形或柱形晶体的显著点是，晶体能连续生长、距离超过几十至几百微米，并同时能避免因粗糙应力等引起的畸变(晶体方向改变)。

如果本发明的论断正确，本发明的结晶硅膜是由晶体生长中不形成能俘获载流子的晶界的特殊晶体集合而成的很新的结晶结构体。

[第2实施例]

本实施例中，用第1实施例所示TFT构成CMOS电路。CMOS电路是用有第1实施例结构N-沟道型TFT和P-沟道型TFT互补组合物构成的。

将参见图5和6说明本实施例的CMOS电路的制造工艺步骤。按本发明构成的结晶硅膜有宽的应用范围。构成CMOS电路的方法不限于本实施例。

首先，按第1实施例的制造方法，在石英衬底501上形成氧化硅膜502，并在其上形成结晶硅膜(没画)。给结晶硅膜刻图，形成N-沟道型TFT的有源层503和P-沟道型TFT的有源层504。

形成有源层503和504之后，形成栅绝缘膜505，并在含卤素的气氛中进行热处理。本实施例中，处件条件与第1实施例相同。按本方法，有源层503和504变成本发明的结晶结构体，并形成有膜质量优异的栅绝缘膜505。

之后，形成随后构成栅极原形的铝膜(没画)，并构图，形成铝膜图形506和507(构图用的光刻胶掩模，并在图形形成后仍然保留)。

按该方法，获得图5A所示状态。形成铝膜图形506和507之后，按与第1实施例相同的条件，在铝膜图形506和507的侧边形成多孔阳极氧化膜508和509。本实施例中，多孔阳极氧化膜508和509的膜厚是0.5μm。

而且，按与第1实施例相同的条件，形成致密而牢固的阳极氧化膜510和511。但是，本实施例中，调节最后的电压，使膜厚达到700埃。该步骤中，明确了栅电极512和513。按该方法，获得图5B所示状态。

获得图5B所示状态后，用干腐蚀法腐蚀栅绝缘膜505。该腐蚀步骤中，用栅电极512和513和多孔阳极氧化膜508和509作掩模，只保留处于其正下方的栅绝缘膜，腐蚀除去多孔阳极氧化膜508和509之后，获得图5C所示状态。

之后，构成光刻胶掩模514，覆盖P-沟道型TFT，用P(磷)离子作给出N型导电的杂质掺杂在加速电压为50kev、杂质剂量是0.1至5×10¹³原子/cm²，最好是0.5至2×10¹³原子/cm²的条件下进行该掺杂。

由于本掺杂步骤中加速电压较高，P离子穿过露出的栅绝缘膜而注入有源层503。结果，P离子加入区515和516、见图5C。

之后，如图5D所示，再注入P离子，在低加速电压5kev，剂量为0.1至1×10¹⁵原子/cm²，最好是2至5×10¹⁴原子/cm²的条件下进行这次的P离子注入。该步骤的结果是加入了高浓度P离子，形成了区域517和518。

完成了图5D所示步骤时，同时完成了N-沟道型TFT的有源层。即，确定了N沟道型TFT的源区517，漏区518，低浓度杂质区(或LDD区)519和520和沟道形成区521。

之后，如图6A所示，形成覆盖左边N沟道型TFT的光刻胶掩模522。图6A所示状态中，进行作为给出P型导电杂质的B(硼)离子掺杂。按P离子掺杂的两个步骤进行B离子掺杂。

在加速电压是30kev，剂量是0.1至5×10¹⁴原子/cm²，最好是0.5至2×10¹⁴原子/cm²的条件下进行第1B离子掺杂。按该步骤，B离子加入区523和524中，见图6A。

在加速电压是5kev，剂量是0.1至1×10¹⁵原子/cm²，最好是2至5×10¹⁴原子/cm²条件下进行第2B离子掺杂。用该步骤形成加有高浓度B离子的区域525和526，见图6B。

用上述步骤，确定P道型TFT的源区525，漏区526。低浓度杂质区(或LDD区)527和528，和沟道形成区529。

之后，完成了图6B所示步骤后，除去光刻胶掩模522，用诸如激光，红外光或紫外光的强光辐照衬底的整个表面。用该步骤，激活所加的杂质离子并恢复因注入杂质离子造的损坏。

之后，形成厚度为4000埃的层间绝缘膜530。可用氧化硅膜，氮氧化硅膜，氮化硅膜和有机树脂膜中任何一种或它们构成的多层结构膜构成层间绝缘膜530。这些绝缘膜的形成方法包括等离子CVD，热等离子CVD法、或旋涂法等。

之后，形成接触孔，并形成N-沟道TFT的源电极531和P-沟道型TFT的源电极532。N-沟道型TFT和P-沟道型TFT公用漏电极533，由此构成CMOS电路，见图6C。

经上述步骤，能构成图6C所示结构的CMOS电路。CMOS电路是结构最简单的反相器电路。以串联方式连接奇数CMOS反相器电路构成的闭合电路叫做环形振荡器。用于评估半导体器件的工作速度。

这里，图7A上边的照片是组合按本实施例构成的多个CMOS电路构成的环形振荡器电路。本发明人实际上用本发明构成了有源矩阵型液晶显示装置，并用环形振荡器证实了它的驱动电路的工作性能。

图7A中所示构成环形振荡器的CMOS电路的栅宽度等，约为0.6μm，并将沟道形成区做到很小，使其能产生通常的短沟道沟作用。

图7B是用作参考的漂移电阻器的照片。图7B所示漂移电阻器电路是构成典型的外围驱动电路的一个重要电路，是确定像素区地址用的逻辑电路。水平扫描用的漂移电阻器电路(源侧用的电路)要术在实际上工作时用几MHz至几十MHz的极高频率驱动。

用9个，19个和51个CMOS电路连接成的环形振荡器试环形振荡器的振荡频率。结果，获得在3V至5V的功率源电压的9级环形振荡器中，某些振荡器的振荡频率大于300MHz。或超过500Mhz。因此，发现工作频率极高。

这些值表示工作频率比用常规制造步骤形成的环形振荡器的工作频率高约20倍。甚至功率源电压在1至5V范围内变化也总能达到几十至几百Mhz的振荡频率。

如上所述，用本发明的CMOS电路能高速工作，而且，甚至在考虑电路设计时而有意强制加入一些附加值的状态下也没任何问题，并有令全部逻辑电路满意的性能。

而且，尽管沟道长度是0.6μm的极薄值，本实施例中的CMOS电路有极高耐压特性，能以极高速度工作，这就是说，按本发明的TFT不受短沟道效应干扰，有极高可靠性。

[由本发明结构得出的结论]

如第1和第2实施例所示，按本发明形成的TFT有极高接触，即，高速工作特性，高耐压特性。按本发明的TFT尽管它有高速工作特性，但依照经验，TFT的高抗损坏特性是一种特殊现象。为什么本发明的TFT有如此高的抗损坏能力和理论，本发明人认为的原因说明如下。

本发明人认为，本发明的TFT的耐压高的原因最重要的是针形或柱形晶体的晶界作用。即，本发明人认为，沟道形成区中局部存在的晶界(可能是氧化区)有效地消除了加在源区和漏区之间的离电场，特别是在沟道形成区与漏区之间的高电场。

具体地说，发明人认为，晶界特别抑制了由耗尽层形成的并从漏区伸出的电场，而且，甚至在漏电压变高的状态，即漏侧耗尽层电荷增多的状态下，它们不用来改变源一侧的扩散电压。

总之，本发明的结晶硅膜用作有源层时，要求沟道形成反应具有以下结构。

<1>针形或柱形晶体内的载流子移动区基本上是本征(对载流子而言)区。

<2>有抑制载流子移动或消除按沟道方向加的电场的能级势垒。

而且，具有上述两种结构就能制成有按本发明的优异特性的TFT。换句话说，使结构具有对载流子而言基本上是本征型的沟道形成区和局部形成的能级势垒。

尽管加了一些假设，从本发明人的实验数据得出上述结构。之后，发明人设计，如果人为构成这些结构，也能获得同样的效果。

结果，发明人提出了抑制短沟道效应的有效结构。这里将进行概述。但是，以下的见解只是目前状况下的结论。

短沟道效应通常称作阈电压减小，有穿通现象的耐压损坏，低于阈值特性损坏等。特别成问题的穿通现象是漏一侧的耗尽层延伸到源区的现象。因此，漂一侧的扩散电压减小，电流穿过源和漏之间流过。

之后，本发明人注意到本发明的晶界作用，并认为，其沟长度为0.01至2μm的短沟道TFT中人为构成局部进入沟道形成区的杂质区而能获得抑制在漏一侧的耗尽层的作用。

认为用有图8所示结构的有源层能获得该结构。图8A申、801是源区，802是漏区，803是沟道形成区。在沟道形成区803中人为构成杂质区804。沟道形成区803中与杂质区804不同的区805是载流子能在其中移动的基本上是本征的层。

这里，图8A所示结构的重要性是结构与图10所示本发明的结晶结构体相同。即，图10中1001所指示的晶界相当于图8A中的杂质区804，图10所示针形或柱形晶体相当于图8A所示载流子移动区805。

而且认为，沟迹形成区803中设置的杂质区804局部形成产生高电势(也叫能级垫垒)区。沟道形成区中，用能级势垒有效抑制漏侧耗尽层的延伸。

图8B是沿图8A中A-A’的剖面图；806是有绝缘表面的衬底。图8C是沿图8A的B-B’的剖面图。

图8C中，Wpi，n是杂质区804的宽度，Wpa，m指载流子移动区宽度。这里，n为m是指在沟道形成区803中，Wpi，n是第n杂质的宽度，Wpa，m是第m载流子移动区的宽度。

而且，把有效沟道宽度Wpa(以以1至m的Wpa.m总值1代入下面的理论公式中得到本发明TFT的实际场效应迁移率。

μFE＝1/Cox(ΔId/ΔVg)·1/Vd·L/W

式中Cox是栅氧化膜的电容量，ΔId和ΔVg分别是漏电流Id的变化量和栅电压Vg的变量，Vd是漏电压，L和W分别是沟道长度和宽度。

但是，由于实际不可能测量有效沟道宽度Wpa，用场道宽度的设计值W代替，获得本说明书中的场效应迁移率。即，认为能获得的值小于实际迁移率。

预计设置图8A所示布置的杂质区能大大提高迁移率，其原因说明如下。

用载流子在半导体膜(这里以Si膜为例)中的分散确定迁移率(μFE)，Si膜中的分散大致分成晶格分散和杂质分散。它们的组合形成的总迁移率μ用下式表示：

μ＝(1-/μ₁+1/μ_i)^-1                      (1)

(1)式中总迁移率μ是与存在晶格分散影响的情况下的迁移率μ₁(1是指晶格)倒数和存在杂质分散影响情况下的迁移率μ_i(i是指杂质)的倒数之和成反比。晶格分散和杂质分散分别用下式表示。

μ₁ ^∝(m^*)^-5/2T-3/2                        (2)

μ_i ^∝(m^*)^-1/2Ni-1T^3/2                     (3)

按这些公式，杂质均匀加入整个沟道形成区中的状态下，由于杂质分散的影响，而不能提高迁移率。但是，在图12所示结构中，由于局部形成杂质区，杂质不加到载流子移动质，因此对载流子而言这些区域基本上是本征型。

即，由于从理论上说，式(3)中离子化的杂质浓度Ni无限定地趋于0；迁移率μ_i无限地趋于无穷大。即，由于杂质减少，式(1)中的1/μ_i可以忽略不计，认为，总迁移率无限地趋于迁移率μ₁。

而且，图8A中，重要的是杂质区804按基本上平行于沟道的方向设置。这种设置相当于图10所示针形或柱形晶体的延伸方向与沟道方向重合的情况。

这种设置中，由于希望杂质区804用作“有益晶界”，认为区域用作调节载流子移动方向的轨道，而不俘获载流子。对减小因载流子碰撞而产生的分散影响而言，这是很重要的结构。

而且，通过提供上述结构。希望能降低阈值电压，因而能抑制短沟道效应。在沟道区变成极窄时可以在杂质区之间人为地产生窄沟道效应的论断是该希望的基础。

如上所述，可以认为，通过抑制沟道一侧的耗尽层延伸，能抑制穿通现象。通过抑制穿通现象，不仅能提高耐压，还能提高低于阈值的特性(S-值)。

以下说明低于阈值的特性改进。其结论是，用本发明能减小漏一侧耗尽层所占的空间。

提供图8A所示结构时，如果能有效地抑制耗尽层的延伸，应能最大程度地减小漏一侧耗尽层占的空间。而且，由于能使耗尽层的总电荷小，因此，认为可使耗尽层电容量做得小。这里，用下式表示导出S-值的公式

Sln10·KT/g[1+(Cd+Cit)/Cox]                  (4)

式(4)中，k是波兹曼常数，T是绝对温度，q电荷量，Cd是耗尽层电容量，Cit是界面能级的等级电容量，Cox是栅氧化膜的电容量。而且，该结构中，如果能尽可能地使耗尽层的电容量Ca和界面能级的等效电容量Cit趋于0，就能使半导体器件中实现Cd＝Cit＝0的理想状态。就是说实现S值等于60mV/decade。

但是式(4)是为导出S值的近似式，在TFT时，不用近似式获得不大于60mV/decade的测试值。

由本发明得到的结构中，当杂质区等效本发明的晶界时，可以不用氧而用氮或碳。因为，该结构的目的是人为地在沟道形成区设置能级势垒。

而且，考虑到能级势垒，可以认为有杂质区的导电类型与倒置层的导电类型相反的作用。即，对N沟道型半导体器件用B离子形成杂质区，对P沟道型半导体器件用P离子形成杂质区。

用P或B离子形成杂质区的情况下，可用所加杂质离子的浓度直接控制阈值。

如上述，该结构是以本说明书公开的发明结构和试验情况为基础从本发明人的论断而得出的技术。用该结构能有效地抑制在深度为亚微米范围的沟道长度极短的半导体器件中成为问题的短沟道效应。

[第3实施例]

本实施例展示出不同于第1实施例的制造工艺步骤，具体地说，形成有源层之前，在含卤素的气氛中对结晶Si膜进行热处理，用消气剂除去镍。

本实施例的工艺步骤结合第1实施例的制造步骤，能更有效地降低有源层中的Ni浓度。

在700℃以上的温度进行热处理，以减小结晶硅膜的膜厚，因此，本发明有使有源层变薄的作用。如果膜厚变薄，可以希望提高迁移率和降低截止态电流。

[第4实施例]

本实施例给出了不同于第1实施例的另一些制造工艺步骤。具体地说，省去第1实施例中栅绝缘膜111的形成步骤，形成有源层后立即在含卤素的气氛中进行热处理。

此时，如果像第1实施例一样，在氮气氛中对所形成的势氧化膜退火，则能提高膜质量。这时，可以只用该热氧化膜形成栅绝缘膜。通过调节热处理条件，可把热氧化膜厚度调节在100至1500埃范围内，典型厚度是500至1000埃。

如果只用热氧化膜形成栅绝缘膜，能获得可高速工作的半导体器件，能简化栅绝缘膜的膜形成步骤。但是，它往往难以制成均匀的膜厚。

也能在用上述步骤形成的热氧化膜上用气相法淀积绝缘膜，用这些叠层膜形成栅绝缘膜。这种情况下，尽管提高了栅耐压，用气相法清洁热氧化膜与膜之间的界面是极重要的。

上述步骤也可以假设是清除金属元素，特别是Ni的步骤，因此除去上述步骤形成的热氧化膜，并再形成热氧化膜，以构成栅绝缘膜，而且，也可在除去热氧化膜之后，用气相法在有源层上形成栅绝缘膜。这时，尽管就减少有源层和栅绝缘膜之间界面中存在的过剩的杂质浓度，必须仔细清洁有源层表面。

[第5实施例]

本实施例给出了用本发明制成的TFT应用于DRAM(动态随机存取存储器和SRAM(静态随机存取存储器)的实例。图13用于说明本例。

DRAM是把要记忆的信息作为电荷存储在电容器中的一类存储器。用与电容器串联的TFT控制作为信息的电荷输入和输出到电容器中。图13A是构成DRAM的一个存储器单元的TFT和电容器的电路。

字线1301给出栅信号时，TFT1303导通。这种状态下电荷从位线1302一侧传输剖电容器1304，写入信息，或从充电电容器中取出电荷，以读出信息。即，经TFT写入和读出储存在电容器中的电荷，电路有存储器单元的功能。

由于只用TFT和电容器构成一个存储器单元，因此，DRAM有构成一个存储器单元的元件数据小的特征。因此，适合于构成高集成密度的大规模存储器。而且，由于能使制造成本低，因此，目前大量使用DRAM。

而且，用TFT构成的DRAM单元有存储容量小可在低压下工作的特征。

图13B展示出用高电阻作无源负载元件的SRAM电路。也可以使SRAM结构中TFT执行与无源负载元件相同的功能。

SRAM是用双稳态电路作存储单元的存储器，并存储相当于ON-OFF导通-截止)两个稳定态或双稳态电路的OFF-ON(截止-导通)的二元信息值0或1。它的优点是存储时间的长度与所加功率时间一样长。

1305指字线，1306指位线。1307指电高电阻构成的负载元件，用两对驱动晶体管1308和两对存取晶体管1309构成SRAM。

上述结构的SRAM有能高速工作，高可靠性和容易组装成系统的特征。

[第6实施例]

本实施例给出了有源矩型电光装置，其中，用第1实施例的半导体器件和第2实施例的CMOS电路，在同一衬底上集成象素矩阵电路和逻辑电路，电光装置包括液晶显示装置EL装置等。

逻辑电路包括驱动电光装置的集成电路，如，外围驱动电路或控制电路。有源矩阵型电光装置中，考虑到工作性能的限制和集成问题，逻辑电路通常有在外部安装的IC。但是，用本发明的TFT可以把全部元件集成在同一衬底上。

控制电路包括驱动电光装置所需的全部电路，如处理器电路，存储器电路，时钟发生电路和A/D，(D/A)转换电路。当然，存储器电路包括第5和第6实施例提供的SRAM和DRAM电路。

如果本发明用于这些结构，则可以用其性能可与单晶上形成的MOSFET的性能相比的TFT构成逻辑电路。

[第7实施例]

本实施例提供了与第1实施例结构不同的TFT的制造实例。将用图14说明。

首先，经与第1实施例相同的工艺步骤获得图2B所示状态。获得图2B所示状态之后，除去没画的对铝膜构图用的光刻胶掩模，之后，在酒石酸中进行阳极氧化，获得厚1000埃的致密阳极氧化膜，图14示出该状态。

图14A中，101指石英衬底，102指底膜，106指有源层，107指随后起栅绝缘膜作用的热氧化膜。1401指主要含铝的材料构成的栅电极，1402指阳极氧化栅电极1401获得的致密阳极氧化膜。

之后，在该状态下，产生一种导电性的杂质离子注入有源层106中。该离子注入步骤形成杂质区1403和1404。

完成杂质注入后，形成厚0.5至1.0μm的氮化化硅膜1405。低压热CVD法，等离子CVD法，和溅射法之中任一种可用作膜生长法。可用氧化硅膜代替氮化硅膜。

按该方式，获得图14B所示状态。获得图14B所示状态后，用涂腐蚀法腐蚀氮化硅膜1405，而只保留栅电极1401侧壁处的氮化硅膜。这样留下的氮化硅膜起侧壁1406的作用。

此时，除去热氧化膜107，只留下用作掩模的栅电极区，使热氧化膜保留图14C所示状态。

图14C所示状态中，再注入杂质离子。此时，杂质剂量高于前述离子注入时的杂质剂量。该离子注入后，由于不进行位于侧壁1406正下方的区域1407和1408区1407和1408的离子注入，因此，杂质离子浓度不变。但是更高浓度的杂质离子注入露出区1409和1410中。

按此方式，经过二次离子注入，形成源区1409，漏区1410和杂质浓度低于源/漏区的杂质浓度的低浓度杂质区(LDD区)1407和1408。位于栅电极1401正下方的区域是未掺杂区，并变成沟道形成区1411。

经上述步骤获得图14C所示状态后，形成没画出的厚300埃的钛膜。并使钛膜和硅(结晶硅)膜相互反应。除去钛膜后，用灯退火热处理，在源区1409和漏区1410的表面上形成钛硅化物1412和1413，见图14D。

可用钽膜、钨膜、钼膜等代替上述步骤中的钛膜。

之后，形成层间绝缘膜1414、厚度为5000埃的氧化硅膜，并形成源电极1415和漏电极1416。按此方法，制成有图14D所示结构的TFT。

有本实施例结构的TFT中，由于源/漏电极经钛硅化物1412和1413连到源/漏区，因此能获得极好的欧姆接触。

[第8实施例]

本实施例展示出与第1或第7实施例结构不同的TFT的制造方法例。将参见图15说明。

首先，经与第1实施例相同的工艺步骤获得图2B所示状态。但是，本实施例中，用导电结晶硅膜作栅电极材料，图15A示出该状态。

图15A中，101指石英衬底。102指底膜，106指有源层，107指随后起栅绝缘膜作用的热氧化膜。1501指结晶硅膜(多晶硅膜)构成的栅电极。

之后，给有源层中注入产生一种导电性的杂质离子。该离子注入步骤形成杂质区1502和1503见图15B。

完成杂质离子注入后，用与第7实施例相同的深腐蚀法形成侧壁1504。

形成侧壁1504后，再注入杂质离子。上述两次离子注入区，形成源区1507，潜心区1508，低浓度杂质区(LDD区)1505和1506，和沟道形成区1509。

经上述工艺步骤获得图15C所示状态后，形成没画出的厚500埃的钨膜，使钨膜与硅膜相互反应，之后，除去钨膜，用灯退火热处理，在栅电极1501，源区1507和漏区1508的表面上形成钨硅化物1510至1512。见图15D。

之后，形成层间绝缘膜1513，厚度为4000埃的氮化硅膜，并形成源电极1514和漏电极1515。按此方法，制成有图15D所示结构的TFT。

有本实施例结构的TFT中，栅电极和源/漏电极经钨硅化物1510至1512连到引出电极，实现良好的欧姆接触。

[第9实施例]

本实施例中，将说明包括按本发明半导体器件的电光装置(显示装置)的实例。电光装置可根据需要的用作直观型或投射型。由于电光装置是利用半导体的装置，假设本说明书中的电光装置包括在半导体器件的范围内。

使用本发明的半导体器件的产品包括电视摄像机，头载显示器，汽车导航装置，投影仪(前式或后式)，摄像机，个人计算机等，以下将参见图16说明这些应用产品中的简单例子。

图16A示出用主机2001，摄像部件2002，显示装置2003和操作开关2004构成的电视摄像机。显示装置2003用作取景器。

图16B示出用主机2101，显示装置2102，和固定带2103构成的头载显示器。显示装置2102用尺寸较小的两个部件。

图16C示出用主机2201，显示装置2202，操作开关2203，天线2204构成的汽车导航装置。尽管显示装置2202用作监视器，由于显示图像是主要任务，因此分辨率允许范围较宽。

图16D示出用主机2301，声音输出部2302，声音输入部件2303，显示装置2304，操作按钮2305和天线2306构成的便携式信息终端(本例中是便携式电话)。要求显示装置2304显示远程电视电话的移动图形。

图16E示出用主机2401，显示装置2402，目镜部件2403，操作开关2404和固定带2405构成的摄像机。由于通过目镜部件2403能在实时地观看显示装置2402上显示的图形，用户可以在看到图像的同时取像。

图16F示出用主机2501，光源2502，反射型显示装置2503，光学系统(包括光束分离器，偏振器等)2504，和屏幕2505构成的前投影仪。为了用作会议显示或大学里社团的布告，屏幕2505是大屏幕，并要求显示装置2503有高清晰度。

除本实施例中所展示的光电装置外，发明还能用于后投影仪，和便携式信息终端，如移动式计算机，便携式终端等。如上述，本发明的应用范围极宽，本发明可用于所有领域的显示媒体。

而且，发明的TFT的限于电光装置，但可以包括进例如SRAM和DRAM形式的集成电路中，可以用作本实施例所示应用产品的驱动电路。

如上述，按本发明，能构成其性能可与单晶上形成的MOSFET的性能相比的TFT。用本发明TFT构成的环形振荡器可以按比用常规TFT构成的环形振荡器高20倍的速度工作。尽管本发明TFT有这些高性能，甚至在沟道长度不大于1μm的小区域内它有极高的耐压特性，它证实能有效地抑短沟道效应。

如果把上述TFT构成的集成电路用于电光装置，可使电光装置有高性能。而且，还能使用电光装置的应用产品有高性能和高附加值。

Claims (8)

1.一种半导体器件，包括：

像素矩阵电路，设置在衬底上，且包括薄膜晶体管；和

设置在所述衬底上的处理器电路，所述处理器电路包括P沟道薄膜晶体管和N沟道薄膜晶体管；

每个所述P沟道薄膜晶体管和所述N沟道薄膜晶体管包括：

结晶硅膜的有源层，形成在所述衬底上；

栅绝缘膜，形成在所述有源层上；和

在所述栅绝缘膜上的栅极；

其中，所述有源层含起促进晶化作用的金属元素，所述金属元素的浓度不大于1×10¹⁸原子/立方厘米；且

所述N沟道薄膜晶体管的表示电特性的S值在80±30mV/dec内和所述P沟道薄膜晶体管的表示电特性的S值在80±45mV/dec内，

所述有源层是通过聚集基本上平行于所述衬底的针形或柱形晶体而构成的晶体结构体；且

所有所述针形或柱形晶体基本上沿一个方向延伸，并且其方向被控制成基本上与一沟道方向一致。

2.如权利要求1所述的器件，其特征在于，所述栅绝缘膜由汽相法制成的氧化膜和热氧化所述有源层制取的热氧化膜构成。

3.如权利要求1所述的器件，其特征在于，所述有源层含至少一种选自由Cl、F和Br组成的组的浓度为1×10¹⁵至1×10²⁰原子/立方厘米的元素。

4.如权利要求1所述的器件，其特征在于，所述促进晶化过程的金属元素为至少一种选自由Fe、Co、Ni、Ru、Rh、Pd、Os、Ir、Pt、Cu和Au组成的组的元素。

5.一种集成电路，包括：

像素矩阵电路，设置在衬底上，且包括薄膜晶体管；和

设置在所述衬底上的处理器电路，所述处理器电路包括P沟道薄膜晶体管和N沟道薄膜晶体管；

每个所述P沟道薄膜晶体管和所述N沟道薄膜晶体管包括：

结晶硅膜的有源层，形成在所述衬底上；

栅绝缘膜，形成在所述有源层上；和

在所述栅绝缘膜上的栅极；

其中，所述有源层含起促进晶化作用的金属元素，所述金属元素的浓度不大于1×10¹⁸原子/立方厘米；且

所述N沟道薄膜晶体管的表示电特性的S值在80±30mV/dec内并且所述P沟道薄膜晶体管的表示电特性的S值在80±45mV/dec内，

所述有源层是通过聚集基本上平行于所述衬底的针形或柱形晶体构成的晶体结构体；且

所有所述针形或柱形晶体基本上沿一个方向延伸，并且其方向被控制成基本上与一沟道方向一致。

6.如权利要求5所述的电路，其特征在于，所述栅绝缘膜由汽相法制成的氧化膜和热氧化所述有源层制取的热氧化膜构成。

7.如权利要求5所述的电路，其特征在于，所述有源层含至少一种选自由Cl、F和Br组成的组的浓度为1×10¹⁵至1×10²⁰原子/立方厘米的元素。

8.如权利要求5所述的电路，其特征在于，所述促进晶化过程的金属元素为至少一种选自由Fe、Co、Ni、Ru、Rh、Pd、Os、Ir、Pt、Cu和Au组成的组的元素。

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