CN1790736A - 半导体装置 - Google Patents

Abstract

本发明提供一种减小发射极层的宽度、高性能的半导体装置。该半导体装置包括：集电极层(2)，其形成在半导体基板(1)之上；含有硅的导电层(4)，其形成在集电极层之上；硅膜(5)，其形成在导电层(4)之上；发射极电极(7a)，其形成在硅膜(5)之上；侧面膜(9)，其覆盖发射极电极(7a)的侧面，所述发射极电极(7a)的底面高于侧面膜的下表面，所述硅膜的所述第2区域(5)的至少一部分位于导电层(4)与侧面膜(9)之间；杂质区域(10)，其与所述导电层相邻形成；和硅化物膜(8b)，其跨越所述第2区域(5)的所述侧面、导电层(4)的所述侧面和杂质区域(10)的所述表面形成。

Description

半导体装置

技术领域

本发明涉及半导体装置。

发明背景

携带电话、PDA、DVC、以及称为DSC的便携式电子设备越来越向高功能化发展。在应对小型及重量轻的便携式电子设备的要求中，需要高集成的系统LSI。

作为实现高集成的系统LSI的模块的例子，有高频双极晶体管。为了将高频双极晶体管的高性能化作为目标，提出了包含由硅锗(SiGe)合金构成的基极层的异质结双极晶体管。特开平4-179235号公报公开了现有的双极晶体管的制造。

参照图13和图14，说明现有的SiGe基极异质结双极晶体管。

在图13中，n⁺型集电极埋入层101形成在p^-型硅基板(未图示)上。在n⁺型集电极埋入层101之上，形成具有集电极层功能的n^-型层(外延层)102。n^-型层102通过蚀刻，剩余作为集电极层和集电极取出层的必要的部分，其他则被除去。元件分离区域包含具有被覆盖了氧化膜103的表面的沟槽、以及埋入在该沟槽中的多晶硅膜104。在进行了集电极形成和元件分离区域形成的基板的表面上，形成平坦的氧化膜(埋入氧化膜)105。在氧化膜105之上，形成具有内部基极层功能的p型SiGe层(SiGe合金层)106。在SiGe合金层106之上依次外延生长具有发射极层功能的n型硅层107、以及具有发射极·接触层(发射极电极，emitter electrode)功能的n⁺型硅层108。n⁺型硅层108和n型硅层107以氧化膜109为掩模被蚀刻除去，只剩余作为发射极所需的区域。然后使用氧化膜(侧面膜)110和氧化膜109作为掩模，对剩余的p型SiGe层106中起内部基极层作用的区域的外侧进行规定深度的蚀刻。在那里通过选择外延生长而形成具有外部基极层功能的p⁺型SiGe层111。

在现有的SiGe基极异质结双极晶体管结构中，n型硅层107(发射极层)具有宽度比较窄的上表面和宽度比较宽的下表面。发射极层的下表面的宽度与沿半导体基板的面测量的侧面膜110的外部尺寸(W_e2)大致相同。即，位于n型硅层107之下的发射极-基极结的宽度W_e2比n⁺型硅层(发射极电极)108的宽度W_e1长。

在今后制造更高性能的半导体装置(SiGe基极异质结双极晶体管)的情况下，通过进一步微细地加工n⁺型硅层(发射极电极)108，使W_e1变细，作为其结果需要将发射极层的宽度W_e2微细化。但是，因此必不可少要导入高精度的曝光装置，导致制造成本的增加。

发明内容

本发明的目的在于提供一种减小发射极层的宽度、高性能的半导体装置。

本发明之一的半导体装置的特征在于，具备：半导体基板1；集电极层2，其形成在所述半导体基板1之上；含有硅的导电层4，其形成在所述集电极层之上，具有侧面；硅膜5，其形成在所述导电层4之上，包括具有发射极层功能的第1区域6、以及包括侧面的第2区域5；发射极电极7a，其形成在所述硅膜5之上，具有侧面、以及与所述硅膜的所述第1区域6相接触的底面50；侧面膜9，其覆盖所述发射极电极7a的所述侧面，具有下表面60，所述发射极电极7a的所述底面50与所述基板之间比所述侧面膜的所述下表面60与所述基板之间更分离，所述硅膜的所述第2区域5的至少一部分位于所述导电层4与所述侧面膜9之间，与所述导电层4和所述侧面膜9两者接触；含有硅的杂质区域10，其与所述导电层相邻形成，具有表面，并具有外部基极层功能；以及硅化物膜8b，其跨越所述第2区域5的所述侧面、所述导电层4的所述侧面和所述杂质区域10的所述表面形成。

本发明之二的半导体装置的特征在于，具备：半导体基板1；集电极层2，其形成在所述半导体基板1之上；含有硅的导电层4，其形成所述集电极层之上，具有侧面；硅膜5，其形成在所述导电层4之上，包括具有发射极层功能的第1区域6、以及包含侧面的第2区域5；发射极电极7a，其形成在所述硅膜5之上，具有与所述硅膜的所述第1区域6接触的底面50、以及侧面；侧面膜9，其覆盖所述发射极电极7a的所述侧面，具有下表面60，所述发射极电极7a的所述底面50与所述基板之间比所述侧面膜的所述下表面60与所述基板之间更分离，所述硅膜的所述第2区域5的至少一部分位于所述导电层4和所述侧面膜9之间，与所述导电层4和所述侧面膜9两者相接触；含有硅的杂质区域10，其与所述导电层相邻形成，具有表面，并具有外部基极层功能；以及硅化物膜8b，其跨越所述第2区域5的所述侧面和所述杂质区域10的所述表面而形成。

附图说明

图1是有关本发明优选实施方式的半导体装置的剖面图。

图2是图1的半导体装置的局部放大图。

图3至图11是用于说明图1的半导体装置的制造方法的剖面图。

图12是图1的半导体装置的变更例的剖面图。

图13是现有的SiGe基极异质结双极晶体管的剖面图。

图14是图13的局部放大图。

具体实施方式

以下，根据图1和图2来说明本发明的优选实施方式的半导体装置。图1的半导体装置是SiGe基极异质结双极晶体管。

在硅基板1上，形成具有集电极层功能的外延层2。在外延层2的一部分中通过STI(Shallow Trench Isolation)形成元件分离区域3。在外延层2之上，形成具有基极区域功能的SiGe合金层4。在SiGe合金层4之上，形成硅膜5。通过在硅膜5的一部分中扩散n型杂质，形成具有发射极层功能的n型扩散层6。详细地说，如图8所示，硅膜5具有上下相反的T字状的剖面。n型扩散层6通过在硅膜5的突出的上部扩散n型杂质而形成。

在n型扩散层6之上，形成多晶硅膜7a。在多晶硅膜7a之上，形成硅化物膜8a。绝缘性的侧面膜9(侧壁，side wall)覆盖n型扩散层6、多晶硅膜7a以及硅化物膜8a的侧面。侧面膜9例如是硅氧化物。

n型扩散层6和多晶硅膜7a之间的接触面50、即多晶硅膜7a的底面，位于侧面膜9的下表面60的上方。硅膜5配置在侧面膜9和SiGe合金层4之间，包含与侧面膜9的下表面60和SiGe合金层4的上表面接触的边缘部。在SiGe合金层4中具有内部基极层功能的区域的外侧，形成具有外部基极层功能的p⁺扩散层10。在p⁺扩散层10的表面，形成具有外部基极层的低电阻层功能的硅化物膜8b。硅化物膜8b具有L字状的剖面，包含用于覆盖硅膜5的侧面和SiGe合金层4的侧面的立壁80。

SiGe合金层4有含有硅的导电层的例子，n型扩散层6有第1区域的例子，除去n型扩散层6的硅膜5有第2区域的例子，多晶硅膜7a有发射极电极的例子，p⁺扩散层10有杂质区域的例子。

如图14所示，在现有的半导体装置中，发射极-基极结部分的宽度为W_e2。相对于此，在优选实施方式的半导体装置中，如图2所示，具有与以往相同加工尺寸的硅膜5具有第1区域(n型扩散层6)和第2区域(除了n型扩散层6以外的区域)。第2区域包含位于所述第1区域6之下的下部、以及包围第1区域6的外缘的边缘部。硅膜5的内部的第1区域6具有发射极层功能，在发射极层之下形成发射极-基极结。即，在优选实施方式的半导体装置中，发射极-基极结的宽度为W_e3，该宽度W_e3比硅膜5和SiGe合金层4的界面宽度(图14的宽度W_e2)小。如果控制对硅膜5的n型杂质的扩散，则可以使发射极层的宽度、即发射极-基极结的宽度W_e3实质上与W_e1相等。其结果，不导入高精度的曝光装置，就可以降低发射极层的宽度W_e3。在发射极层的宽度W_e3比硅膜5和SiGe合金层4的界面宽度W_e2小的情况下，用小的电流就可获得相同的电流密度。因此，根据优选实施方式，可以形成消耗功率低的晶体管，其结果，可以获得高性能的半导体装置。

在优选实施方式中，n型扩散层6和多晶硅膜7a的接触面50位于侧面膜9的下表面60之上。根据这种结构，与接触面50位于与侧面膜9的下表面60相同高度的情况相比，接触到侧面膜9的下表面60的n型扩散层6(发射极层)的比例降低。其结果，可以降低侧面膜9的下表面60中存在的发射极层的寄生电容(所谓的周边部分的寄生电容)。

在以往结构中，在发射极层107的侧面直接形成硅化物膜。在优选实施方式中，如图2所示，在硅膜5的侧面形成硅化物膜8b，因此发射极层(n型扩散层6)不与硅化物膜8b接触。硅膜5具有进行硅化物化时作为缓冲膜的功能，防止发射极层在硅化物化的条件下受到影响，因此可以形成稳定宽度的发射极层。其结果，可以获得高性能的半导体装置。

由于硅化物膜8b将硅膜5的侧面和SiGe合金层4的侧面及p⁺扩散层10的表面硅化物化而形成，因此硅化物膜8b具有沿硅膜5的侧面和SiGe合金层4的侧面带有立壁80的L字状的剖面。因此，从SiGe合金层4和硅膜5流向硅化物膜8b的基极电流，可以由硅化物膜8b的立壁80(SiGe合金层4和硅膜5的侧面)接收。根据优选实施方式的半导体装置，与没有立壁80而只由水平部构成的硅化物膜所形成的结构相比，电流集中被缓和。其结果，半导体装置的性能进一步提高。

参照图3～图11，说明本发明优选实施方式的半导体装置的制造方法。

(工序1：参照图3)在p型硅基板1上，形成STI等的元件分离区域3。接着，为了制作集电极层2，离子注入n型杂质而激活硅基板1的一部分。例如，将磷(P)以500～4000keV左右的加速能量、3×10¹³cm^-2至3×10¹⁵cm^-2左右的浓度进行注入，并进行1000℃左右的热处理。

集电极层2也可以是在硅基板1上掺杂n型杂质而形成的硅外延层。这种情况下，也可在硅外延层形成后形成STI等的元件分离区域3。

(工序2：参照图4)将以1×10¹⁹cm^-3左右的浓度掺杂了硼(B)的硅锗(SiGe)合金层4、以及不包含锗(Ge)的硅膜5通过减压CVD(ChemicalVapor Deposition)法依次外延生长。SiGe合金层4和硅膜5的膜厚为10nm至100nm左右。SiGe合金层4以通过外延生长而具有与基底基板(p型硅基板1)的晶格常数相同的晶格常数来形成。SiGe合金层4之上形成的硅膜5也具有反映了基底的SiGe合金层4的晶格常数的晶格常数。

SiGe合金层4中的Ge浓度可以是恒定的，也可以从与硅膜5接触的面向与集电极层2接触的面产生变化。例如，SiGe合金层4可具有Ge浓度从与硅膜5接触的侧向集电极层2缓慢增加的倾斜型掺杂分布。这种情况下，可以缩短飞越基极的电子的飞越时间，可以形成高速动作的晶体管。此时，优选Ge浓度在与硅膜5接触的面中实质上为0％左右，在与集电极层2接触的面为15％至20％左右的范围。

在硅膜5中，可与SiGe合金层4同样掺杂硼(B)，也可以不进行掺杂。

在SiGe合金层4的成膜之前，也可以将不包含硼(B)的硅膜、或不包含硼(B)的SiGe合金层通过减压CVD法进行外延生长。

(工序3：参照图5)在硅膜5上通过平版印刷法来设置抗蚀剂图形。通过抗蚀剂图形用作掩模的干式蚀刻，从硅膜5和SiGe合金层4中除去不需要的部分。

(工序4：参照图6)将掺杂了1×10²⁰cm^-3以上的n型杂质的多晶硅膜7、以及氮化硅膜11通过减压CVD法进行成膜。n型杂质的例子有砷(As)或磷(P)。多晶硅膜7的膜厚的例子为100nm至300nm左右。氮化硅膜11的膜厚的例子为50nm至200nm左右。

(工序5：参照图7)在氮化硅膜11上通过平版印刷法设置抗蚀剂图形。通过抗蚀剂图形用作掩模的干式蚀刻，将氮化硅膜11、多晶硅膜7及硅膜5依次局部地除去。该干式蚀刻不进行到完全除去硅膜5中从抗蚀剂图形露出的部分，在SiGe合金层4上的整个面中剩余了一部分硅膜5的状态下结束。其结果，硅膜5加工成具有上下相反的T字状的层70。此时，多晶硅膜7被加工成覆盖发射极电极7a、SiGe合金层4和硅膜5的周围的侧膜7b。

(工序6：参照图8)通过CVD法在整个面上形成氧化硅膜。氧化硅膜例如可以通过将四乙氧基硅烷(TEOS)/氧(O₂)混合气体以720℃左右加热而进行成膜。氧化硅膜的膜厚的例子为约100nm至400nm左右。

接着，通过干式蚀刻进行全面深腐蚀(etch back)，形成该氧化硅膜的一部分构成的侧面膜9。侧面膜9覆盖氮化硅膜11的侧面、多晶硅膜7的侧面、以及硅膜5的凸部的侧面。侧面膜9是所谓的侧壁。

以氮化硅膜11和侧面膜9作为掩模，将硅膜5和SiGe合金层4蚀刻至规定的深度。其结果，SiGe合金层4具有对于半导体基板1带有垂直侧面的上下相反的T字状的剖面形状。立壁80垂直于半导体基板1是理想的，但在实际的制造技术中，立壁80的外表面相对于半导体基板1为倾斜的平面或曲面。即使相对于半导体基板1为倾斜的平面或曲面，如果该面具有垂直分量，则对半导体基板1起到与垂直的平面相同的效果。因此，在本说明书中，‘立壁80’不限定于具有垂直于半导体基板1的平面的壁，而定义为包含在半导体基板1的上方延伸的面的壁。在SiGe合金层4中不完全除去未被氮化硅膜11和侧面膜9掩模的边缘部分，剩余SiGe合金层4的该边缘部的原因在于，在形成后述的硅化物膜8a、8b时，使集电极基板和基极电极不短路。在SiGe合金层4的成膜之前，在将不包含硼的硅膜或不包含硼的SiGe合金层通过减压CVD法进行外延生长的情况下，也可以完全除去SiGe合金层4的边缘部。

(工序7：参照图9)通过减压CVD法在整个面形成氧化硅膜12。通过离子注入硼(B)，并进行热处理的激活，形成具有外部基极层功能的p⁺扩散层10。离子注入例如将BF₂以1keV至30keV的加速能量、按1×10¹⁴cm^-2至5×10¹⁵cm^-2的注入量来进行。根据该离子注入条件，由于离子不通过多晶硅膜7a上存在的约100nm膜厚的氮化硅膜11，因此硼未注入在多晶硅膜7a中。

p⁺扩散层10是在SiGe合金层4的边缘部和集电极层2的一部分中注入离子而形成的层，所以p⁺扩散层10包含硅(Si)。

(工序8：参照图10)进行热处理，使多晶硅膜7a内的n型杂质扩散到硅膜5中，形成n型扩散层6。其结果，将发射极-基极结形成在硅膜5的内部。热处理的例子是使用RTA(Rapid Thermal Annealing)装置，在1050℃左右进行5秒～30秒左右的加热。

硅膜5内形成的发射极层(n型扩散层6)通过来自多晶硅膜7a的n型杂质的扩散而形成。n型杂质的扩散不仅在深度方向而且向横向方向推进，所以发射极层的有效宽度比多晶硅膜7a的宽度宽。但是，在优选实施方式中，侧面膜9具有n型杂质的扩散阻挡功能。详细地说，通过覆盖硅膜5的凸部的侧面的侧面膜9，n型扩散层6向横向方向的扩散被抑制。因此，发射极层的宽度被最小化。此外，由于n型杂质回入到侧面膜9的下表面60的下方的量(比例)减少，所以发射极层的寄生电容(所谓的周边成分的寄生电容)也被降低。

(工序9：参照图11)热处理后，使用稀氢氟酸和磷酸，除去基极电极上、发射极电极上以及集电极电极上(未图示)的氧化硅膜12和氮化硅膜11。

(工序10：参照图1)在多晶硅膜7a的上表面、硅膜5的侧面、SiGe合金层4的侧面及p⁺扩散层10的表面上，形成钴(Co)层。通过对该钴层进行热处理，形成钴硅化物膜(硅化物膜)8a、8b。硅化物膜8a、8b的表面电阻(sheet resistance)为5Ω/□(square)左右。硅化物膜8a、8b的表面电阻值与以往的p⁺型SiGe层和p⁺扩散层10的100Ω/□左右的表面电阻值相比非常低，所以硅化物膜8a、8b可以降低在连接着内部基极层和外部基极层的基极电极(未图示)之间产生的寄生电阻。

在优选实施方式中，如图1所示，硅化物膜8b形成在硅膜5的侧面，不与发射极层(n型扩散层6)直接接触。因此，n型扩散层6的尺寸在硅化物化时不变动，可以形成稳定宽度的发射极层。

硅化物膜8b将硅膜5的侧面和SiGe合金层4的侧面及p⁺扩散层10的表面进行硅化物化而形成，所以具有带有立壁80的L字状的剖面。从SiGe合金层4和硅膜5向硅化物膜8b流动的基极电流，可以由硅化物膜8b的立壁80(SiGe合金层4和硅膜5的侧面部分的硅化物膜8b)接收。根据优选实施方式的半导体装置，与形成仅水平部构成的硅化物膜的结构相比，可以缓和电流集中。

在工序10中，也可以形成钛(Ti)层来代替形成钴(Co)层。这种情况下，通过硅化物处理，形成钛硅化物膜。包含钛硅化物膜的半导体装置可获得优选实施方式的优点。

接着，虽然未特别图示，但将等离子TEOS膜等的层间绝缘膜淀积在半导体基板的表面，进行NPN晶体管的集电极电极部、基极电极部、以及发射极电极部的接触开口，形成钛等构成的阻挡金属层、以及铝或铝合金构成的导电层，可以制造具有NPN晶体管的双极晶体管。

图12是图1的半导体装置的变更例的剖面图。该半导体装置包含硅化物膜8b，硅化物膜具有用于覆盖硅膜5的侧面和p⁺扩散层10的表面的立壁80a。立壁80a不与SiGe合金层4的侧面接触。即，p⁺扩散层10的上表面与SiGe合金层4的上表面相同但位于其上的位置，所以SiGe合金层4的侧面与p⁺扩散层10接触，但不与硅化物膜8b的立壁80a接触。通过图12的半导体装置，可获得与图1的半导体装置的优点相同的优点。

本发明可以应用于各种双极晶体管。

Claims (14)

1.一种半导体装置，其特征在于，具备：

半导体基板(1)；

集电极层(2)，其形成在所述半导体基板(1)之上；

含有硅的导电层(4)，其形成在所述集电极层之上，具有侧面；

硅膜(5)，其形成在所述导电层(4)之上，包括具有发射极层功能的第1区域(6)、以及包括侧面的第2区域(5)；

发射极电极(7a)，其形成在所述硅膜(5)之上，具有侧面、以及与所述硅膜的所述第1区域(6)相接触的底面(50)；

侧面膜(9)，其覆盖所述发射极电极(7a)的所述侧面，具有下表面(60)，所述发射极电极(7a)的所述底面(50)与所述基板之间比所述侧面膜的所述下表面(60)与所述基板之间更分离，所述硅膜的所述第2区域(5)的至少一部分位于所述导电层(4)与所述侧面膜(9)之间，与所述导电层(4)和所述侧面膜(9)两者相接触；

含有硅的杂质区域(10)，其与所述导电层相邻形成，具有表面，并具有外部基极层功能；以及

硅化物膜(8b)，其跨越所述第2区域(5)的所述侧面、所述导电层(4)的所述侧面和所述杂质区域(10)的所述表面而形成。

2.如权利要求1的半导体装置，其特征在于，

所述第1区域(6)，通过从所述发射极电极(7a)至所述硅膜(5)的杂质的热扩散而形成。

3.如权利要求1的半导体装置，其特征在于，

所述杂质区域(10)的所述表面包括与所述半导体基板平行的上表面，所述第2区域(5)的所述侧面及所述导电层(4)的所述侧面相对所述杂质区域(10)的所述上表面垂直，

所述硅化物膜(8b)包括：

覆盖所述杂质区域(10)的所述上表面的水平部；和

覆盖所述第2区域(5)的所述侧面及所述导电层(4)的所述侧面，相对所述水平部垂直的垂直部(80)。

4.如权利要求3的半导体装置，其特征在于，

所述导电层(4)及所述硅膜(5)具有沿与所述半导体基板平行的面测量的外部尺寸，所述导电层的所述外部尺寸与所述硅膜(5)的所述外部尺寸相同。

5.如权利要求3的半导体装置，其特征在于，

所述侧面膜(9)的所述下表面(60)与所述硅膜的所述第1区域、所述第2区域及所述垂直部(80)的上端相接触。

6.如权利要求1的半导体装置，其特征在于，

所述侧面膜(9)的所述下表面(60)与所述硅膜的所述第1区域(6)和所述第2区域(5)两方相接触。

7.如权利要求1的半导体装置，其特征在于，

所述第1区域(6)位于所述硅膜(5)的中央，

所述第2区域包括位于所述第1区域(6)之下的下部、以及包围所述第1区域(6)的外缘的边缘部，

所述第2区域的所述侧面是所述边缘部的外缘，

所述发射极电极(7a)具有沿与所述半导体基板平行的面测量的第1宽度(W_e1)，

所述侧面膜(9)是沿所述发射极电极(7a)的所述侧面延伸的筒状的侧壁(9)，所述侧壁具有沿与所述半导体基板平行的面测量的第2宽度(9的直径。与图14的W_e2相同)，

所述第1区域(6)包括下表面，该下表面具有沿与所述半导体基板平行的面测量的第3宽度(W_e3)，

所述第3宽度(W_e3)比所述第1宽度大，比所述第2宽度(W_e2)小。

8.一种半导体装置，其特征在于，具备：

半导体基板(1)；

集电极层(2)，其形成在所述半导体基板(1)之上；

含有硅的导电层(4)，其形成所述集电极层之上，具有侧面；

硅膜(5)，其形成在所述导电层(4)之上，包括具有发射极层功能的第1区域(6)、以及包含侧面的第2区域(5)；

发射极电极(7a)，其形成在所述硅膜(5)之上，具有与所述硅膜的所述第1区域(6)接触的底面(50)、以及侧面；

侧面膜(9)，其覆盖所述发射极电极(7a)的所述侧面，具有下表面(60)，所述发射极电极(7a)的所述底面(50)与所述基板之间比所述侧面膜的所述下表面(60)与所述基板之间更分离，所述硅膜的所述第2区域(5)的至少一部分位于所述导电层(4)和所述侧面膜(9)之间，与所述导电层(4)和所述侧面膜(9)两者相接触；

含有硅的杂质区域(10)，其与所述导电层相邻形成，具有表面，并具有外部基极层功能；以及

硅化物膜(8b)，其跨越所述第2区域(5)的所述侧面和所述杂质区域(10)的所述表面而形成。

9.如权利要求8的半导体装置，其特征在于，

所述第1区域(6)，通过从所述发射极电极(7a)至所述硅膜(5)的杂质的热扩散而形成。

10.如权利要求8的半导体装置，其特征在于，

所述杂质区域(10)的所述表面包括与所述半导体基板平行的上表面，所述第2区域(5)的所述侧面及所述导电层(4)的所述侧面相对所述杂质区域(10)的所述上表面垂直，

所述硅化物膜(8b)包括：

覆盖所述杂质区域(10)的所述上表面的水平部；和

覆盖所述第2区域(5)的所述侧面及所述导电层(4)的所述侧面，相对所述水平部垂直的垂直部(80a)。

11.如权利要求10的半导体装置，其特征在于，

所述导电层(4)及所述硅膜(5)具有沿与所述半导体基板平行的面测量的外部尺寸，所述导电层的所述外部尺寸比所述硅膜(5)的所述外部尺寸小。

12.如权利要求11的半导体装置，其特征在于，

所述侧面膜(9)的所述下表面(60)与所述硅膜的所述第1区域、所述第2区域、及所述垂直部(80)的上端相接触。

13.如权利要求9的半导体装置，其特征在于，

所述侧面膜(9)的所述下表面(60)与所述硅膜的所述第1区域和所述第2区域两者相接触。

14.如权利要求9的半导体装置，其特征在于，

所述第1区域(6)位于所述硅膜(5)的中央，

所述第2区域包括位于所述第1区域(6)之下的下部，以及包围所述第1区域(6)的外缘的边缘部，

所述第2区域的所述侧面是所述边缘部的外缘，

所述发射极电极(7a)具有沿与所述半导体基板平行的面测量的第1宽度(W_e1)，

所述侧面膜(9)是沿所述发射极电极(7a)的所述侧面延伸的筒状的侧壁(9)，所述侧壁具有沿与所述半导体基板平行的面测量的第2宽度(9的直径。与图14的W_e2相同)，

所述第1区域(6)包括下表面，该下表面具有沿与所述半导体基板平行的面测量的第3宽度(W_e3)，

所述第3宽度(W_e3)比所述第1宽度大，比所述第2宽度(W_e2)小。

Images