CN1777034A - 锁相环装置 - Google Patents

Abstract

一种锁相环装置，在相位检测装置及电荷泵及回路滤波器(CPLF)装置两者之间，增设一机率塑形装置，上述机率塑形装置，主要是使上索引及下索引出现的频率、或出现次数的期望值降低；藉此形塑机率分布，达到降低CPLF装置增益失配的影响。

Description

锁相环装置

技术领域

本发明涉及一种锁相环装置，特别涉及一种可降低电荷泵失配影响的锁相环装置。

背景技术

图1显示用以进行数据时钟恢复(data clock recovery)的传统锁相环(phase lock loop；PLL)装置100的电路功能方块图。上述PLL装置100包括一相位检测(PD)装置102，一电荷泵及回路滤波器(charge pump and loopfilter；CPLF)装置104，一压控振荡器(VCO)106，及一D型触发器(DFF)108。

上述相位检测装置102检测每一个输入数据datain的转换(transition)；当上述输入数据的转换边缘(transition edge)领先反馈的时钟信号CK时，相位检测装置102输出一上索引(up-index)UP；当上述输入数据的转换边缘(transition edge)落后反馈的时钟信号CK时，相位检测装置102输出一下索引(down-index)DN。倘若输入数据datain与反馈的时钟信号CK两者间没有相位差时，相位检测装置102不会输出上索引UP或下索引DN。

上述CPLF装置104，通常是由电流开关(current switch)、电阻器、电容器或主动组件(active device)所构成。CPLF装置104的动作可简化成一比例路径(proportional path)CP1及一积分路径(integration path)CP2组合而成，其组合例如是相加。CPLF装置104依据所接收的上索引UP或下索引DN而调整输出电压Vc的值。

压控振荡器106依据CPLF装置104输出的电压值Vc的调控，而改变输出时钟信号CK的频率。

D型触发器108依据时钟信号CK而对输入数据datain进行取样而输出数据dataout。

CPLF装置104在实作时，由于电路内部的增益(gain)不可避免地会有失配(mismatch)的情形产生，也因此造成上述PLL装置100在进行数据时钟恢复时，会无法理想地锁住时钟信号CK。

发明内容

有鉴于此，本发明提出一种锁相环装置，可有效降低电荷泵失配对其效能表现的影响。

本发明提出的锁相环(PLL)装置，主要在相位检测装置及电荷泵及回路滤波器(CPLF)装置两者之间，增设一机率塑形装置用以有效降低CPLF装置失配时对PLL装置整体效能表现的影响。

为了达到上述的目的，依据本发明的一实施例所提提出的锁相环装置，包括：一相位检测装置，接收一输入数据信号与一时钟信号，用以检测该输入数据信号与该时钟信号的相位差异而输出一第一上索引(UP1)、或一第一下索引(DN1)；一机率塑形装置，耦接该相位检测装置的输出，用以产生一第二上索引(UP2)、或一第二下索引(DN2)；一电荷泵及回路滤波器(CPLF)装置，耦接该机率塑形装置，依据所接收的该第二上索引(UP2)或一第二下索引(DN2)改变输出的一调控电压值；以及一压控振荡器，接收该调控电压值并输出该时钟信号至该相位检测装置，并依据该调控电压值改变该时钟信号的频率或相位。其中上述机率塑形装置，当相位检测装置输出该第一上索引的机率P(UP1)实质上等于输出该第一下索引的机率P(DN1)时，用以降低该第二上索引的期望值E(UP2)及该第二下索引的期望值E(DN2)，藉此达到形塑期望值E(UP2)及E(DN2)对应于相位检测装置所检测相位差的分布(distribution)，进而降低CPLF装置增益失配的影响。

为了达到上述的目的，依据本发明的另一实施例所提提出的锁相环装置，包括：一相位检测装置，接收一输入数据信号与一时钟信号，用以检测该输入数据信号与该时钟信号的相位差异而输出一第一上索引(UP1)、或一第一下索引(DN1)；一机率塑形装置，耦接该相位检测装置的输出，用以对该第一上索引(UP1)及该第二下索引(DN2)进行一处理，并依据处理结果输出一第二上索引(UP2)、或一第二下索引(DN2)；一电荷泵及回路滤波器(CPLF)装置，耦接该机率塑形装置，依据所接收的该第二上索引(UP2)或该第二下索引(DN2)改变所输出的一调控电压值；以及一压控振荡器，接收该调控电压值并输出该时钟信号至相位该检测装置，并依据该调控电压值改变该时钟信号的频率或相位。其中上述机率塑形装置，主要是使该第二上索引(UP2)及该第二下索引(DN2)出现的频率分别小于该第一上索引(UP1)及该第一下索引(DN1)出现的频率；藉此达到形塑期望值E(UP2)及E(DN2)对应于相位检测装置所检测相位差的分布(distribution)，进而降低CPLF装置增益失配的影响。

为使本发明的上述目的、特征和优点能更明显易懂，下文特举较佳实施例，并配合附图，作详细说明如下。

附图说明：

图1显示用以进行数据时钟恢复(data clock recovery)的传统锁相环(phase lock loop；PLL)装置的电路功能方块图。

图2显示依据本发明用以进行数据时钟恢复的PLL装置的一实施例电路方块图。

图3显示以数字滤波器实作机率塑形装置的一实施例。

图4显示第二上索引UP2的输出期望值E(UP)与第一上索引UP1出现机率P(UP)的关系图。

图5显示第二上索引UP2的格式化(normalized)输出期望值NE(UP)与第一上索引UP1出现机率P(UP)的关系图。

图6显示相位检测装置所检测的相位位置的抖动直方图(jitterhistogram)。

图7显示上、下索引UP/DN的出现的机率相对于与相位检测位置的关系图。

图8显示上、下索引的期望值Eup/Edn及下级电荷泵增益的乘积(Gup、Gdn)相对于相位检测位置的关系图。

图9显示上、下索引UP/DN的期望值Eup/Ddn相对于相位检测位置的关系图。

图10显示经过机率塑形后，上、下索引的期望值Eup/Edn及下级电荷泵增益的乘积(Gup、Gdn)相对于相位检测位置的关系图。

图11显示依据本发明用以进行数据时钟恢复的PLL装置的另一实施例电路方块图。

图12显示以数字滤波器实作机率塑形装置的另一实施例。

附图符号说明

100-锁相环装置；102-相位检测装置；

104-电荷泵及泸波器装置；106-压控振荡器；

108-D型触发器；CP1-比例路径；

CP2-积分路径；CK-时钟信号；

Datain-输入数据；dataout-输出数据；

UP-上索引；DN-下索引；

Vc-输出电压；200-锁相环装置；

202-机率塑形装置；UP1-第一上索引；

UP2-第二上索引；DN1-第一下索引；

DN2-第二下索引；300-数字滤波器；

301-加法运算单元；302-延迟单元；

303-决定装置；304-重置单元；

S1-运算结果；SS-统计结果；

4000-锁相环装置；4020-机率塑形装置；

800-数字滤波器；801-第一累计装置；

802-第二累计装置；803-决定装置。

具体实施方式

请参照图1，考虑潜时(latency)或延迟(delay)对电荷泵及回路滤波器(CPLF)装置的影响。图1的CPLF装置104包括比例路径CP1和积分路径CP2，依其功能特征可分别以转移函数(transfer function)a₁及

来表示，其中a₁及a₂是为常数。假设工作频率为ω时，CPLF装置104的输出信号的振幅为1，且ω＝10ω_z、ω＝0.01ω₀，其中ω₀表示时钟CK的频率。

假定以5个时钟的潜时或延迟为例，则相位落后(lag)为：

CPLF装置104的转移函数为：

$a_1+\frac{a_2}{S}=\frac{a_2}{S}(\frac{S}{{\mathrm{\ω}}_z}+1)=\frac{a_2}{S}(j\frac{\mathrm{\ω}}{{\mathrm{\ω}}_z}+1).$

就上述转移函数中的项目

而言，其相位 其振幅

$A=\sqrt{{\left(\frac{\mathrm{\ω}}{{\mathrm{\ω}}_Z}\right)}^2+1}$ $=10.05.$

接着考虑以下<1>、<2>的情形：

<1>假设在比例路径CP1上有一相位落后θ：

转移函数中的项目

会变成 $j\frac{\mathrm{\&omega;}}{{\mathrm{\&omega;}}_z}\&angle;\mathrm{\&theta;}+1=j\frac{\mathrm{\&omega;}}{{\mathrm{\&omega;}}_z}\cos \mathrm{\&theta;}+(\frac{\mathrm{\&omega;}}{{\mathrm{\&omega;}}_z}\sin \mathrm{\&theta;}+1);$ 其中，该项目的相位

而该项目的振幅

$A=\sqrt{{\left(\frac{\mathrm{\&omega;}}{{\mathrm{\&omega;}}_z}\right)}^2+1+2\frac{\mathrm{\&omega;}}{{\mathrm{\&omega;}}_z}\sin \mathrm{\&theta;}}$ $=10.35.$

<2>假设在积分路径CP2上有一相位落后θ：

转移函数中的项目

会变成 $j\frac{\mathrm{\&omega;}}{{\mathrm{\&omega;}}_z}+1\&angle;\mathrm{\&theta;}=j(\frac{\mathrm{\&omega;}}{{\mathrm{\&omega;}}_z}-\sin \mathrm{\&theta;})+\frac{\mathrm{\&omega;}}{{\mathrm{\&omega;}}_z}\cos \mathrm{\&theta;};$ 其中，该项目的相位 而该项目的振幅

$A=\sqrt{{\left(\frac{\mathrm{\&omega;}}{{\mathrm{\&omega;}}_z}\right)}^2+1-2\frac{\mathrm{\&omega;}}{{\mathrm{\&omega;}}_z}\sin \mathrm{\&theta;}}=9.74.$

从上述<1>和<2>的分析可得以下结论：在比例路径CP1上的潜时会使CPLF装置104的开路(open loop)的相位边际(phase margin)劣化；而积分路径CP2上的潜时对CPLF装置104的开路的相位边际造成的影响并不大。

图2是显示依据本发明，用以进行数据时钟恢复的PLL装置200的一实施例电路方块图。其中，图2与图1相同或类似的组件或信号均以相同的符号表示，为简洁起见相同的组件的动作不再予以赘述。

PLL装置200包括一相位检测(PD)装置102、一CPLF装置104、一压控振荡器(VCO)106、一D型触发器(DFF)108、以及一机率塑形装置(probability shaping device)202。

同样地，CPLF装置104的动作是简化成由一比例路径(proportional path)CP1及一积分路径(integration path)CP2组合而成，其组合例如是相加。本实施例中，新增的机率塑形装置202，是设置在该相位检测装置102及该CPLF装置104之间，该机率塑形装置202的输出则耦接至该CPLF装置104的积分路径CP2。CPLF装置104的比例路径CP1则接收相位检测装置102的输出。

相位检测装置102，接收输入数据信号datain与反馈的时钟信号CK，检测该输入数据信号datain与该时钟信号CK的相位差异，输出一第一上索引(UP1)、或一第一下索引(DN1)。

机率塑形装置202接收第一上索引UP1或第一下索引，用以对该第一上索引(UP1)及该第二下索引(DN2)进行一处理，并依据处理结果输出一第二上索引(UP2)、或一第二下索引(DN2)，使该第二上索引(UP2)及该第二下索引(DN2)出现的频率分别小于该第一上索引(UP1)及该第一下索引(DN1)出现的频率。此外，机率塑形装置202亦可设计成当相位检测装置102输出该第一上索引的机率P(UP1)实质上等于(逼近)输出该第一下索引的机率P(DN1)时，用以降低该第二上索引的期望值E(UP2)及该第二下索引的期望值E(DN2)。

机率塑形装置202的实作，可使用数字滤波器(digital filter)，但是不限定于此。数字滤波器将第一上索引UP1出现的次数(或脉冲数)与第一下索引DN1出现的次数(或脉冲数)两者相减，并将相减的结果缩幅(down-scale)，以降低第二上索引UP2与第二下索引DN2出现的频率(或次数)。亦或数字滤波器可先对第一上索引UP1出现的次数(或脉冲数)与第一下索引DN1出现的次数分别进行缩幅后，再将两者进行相减的动作，并据以产生第二上索引UP2或第二下索引DN2，以降低第二上索引UP2与第二下索引DN2出现的频率(或次数)。

图3显示以数字滤波器实作机率塑形装置202的一实施例。图3中，数字滤波器300的动作相当于除N电路(divided-by-N circuit)。数字滤波器300至少包括一加法运算单元301、一延迟单元302、以及一决定装置。上述加法运算单元301当该相位检测装置102输出该第一上索引(UP1)时对一统计结果SS执行加1的动作，当该相位检测装置输出该第一下索引(DN1)时对该统计结果SS执行减1的动作。其中，该统计结果SS，是对应第一上索引(UP1)连续出现的次数或该第二下索引(DN2)连续出现的次数。

上述延迟单元302，耦接该加法运算单元301输出的运算结果S1，并将该运算结果S1延迟成为该统计结果SS后耦接给该运算器301。

上述决定装置303，耦接该延迟单元302的输出，当该统计结果SS大于等于N时输出该第二上索引(UP2)，当该统计结果SS小于等于-N时输出该第二下索引(DN2)，其中N为正整数。

该机率塑形装置更包括一重置单元304，耦接设在该加法运算单元301及该延迟单元302之间，并且受该决定装置303的控制，当决定装置303输出该第二上索引UP2或第二下索引DN2时，将该统计结果SS归零。在此，重置单元304是由一乘法器、一反向器及一或门所构成；当决定装置303输出该第二上索引UP2或第二下索引DN2时，会驱动上述或门输出一逻辑1作为重置信号(re-cont)，使反向器输出逻辑0，再藉由乘法器的动作使上述统计结果SS归零。

图12显示以数字滤波器实作机率塑形装置202的另一实施例。图12中，数字滤波器800的动作亦相当于除N电路(divided-by-N circuit)。数字滤波器300至少包括一加法运算单元301、一延迟单元302、以及一决定装置。数字滤波器800至少包括一第一累计装置801、一第二累计装置802、以及一决定装置803。

上述第一累计装置801当该相位检测装置102输出该第一上索引(UP1)时对一第一累计值SS1执行加1的动作。其中，该第一累计值SS1，是对应第一上索引(UP1)出现的次数。上述第二累计装置802当该相位检测装置102输出该第一下索引(DN1)时对一第二累计值SS2执行加1的动作。其中，该第二累计值SS2，是对应第一下索引(DN1)出现的次数。

上述第一累计装置801及第二累计装置802，均是由一加法器、一乘法器、一反相器及一延迟单元所构成；其详细动作与图3所示者相同，反相器及乘法器是用以将第一或第二累计值归零。。

上述决定装置803，耦接上述第一累计装置801及第二累计装置802的输出，当第一累计值SS1大于等于N时输出该第二上索引(UP2)，当第二累计值SS2大于等于N时输出该第二下索引(DN2)。

图4显示第二上索引UP2的输出期望值E(UP)与第一上索引UP1出现机率P(UP)的关系图，N表示数字滤波器(divided-by-N电路)的除数。图5显示第二上索引UP2的格式化(normalized)输出期望值NE(UP)与第一上索引UP1出现机率P(UP)的关系图。P(UP)表示相位检测装置输出第一上索引UP1的机率，例如输出UP1＝1。对于相位检测装102置每一次的检测，P(DN)表示相位检测装置输出第一上索引UP1(例如输出UP1＝1)的机率，P(DN)表示相位检测装置输出第一下索引DN1(例如输出DN1＝1)的机率，且P(UP)+P(DN)＝1。E(UP)是当机率塑形装置的输出为UP2(例如设为1)时的期望值，E(DN)是当机率塑形装置的输出为DN2(例如设为1)时的期望值；其中，NE(UP)＝N×E(UP)，NE(DN)＝N×E(DN)。

图6显示相位检测装置所检测的相位置的抖动直方图(jitterhistogram)；在此，相位检测装置检测相位差的抖动分布(jitterdistribution)是为均匀随机分布(uniform random distribution)。在均匀随机分布下，相位检测装置输出上索引UP(或下索引DN)的机率Pup(或Pdn)是与其接受的反馈时钟信号(feed-back clock)的相位检测位置成比例，如图7所示。图8显示上、下索引的期望值Eup/Edn与下经电荷泵增益的乘积(Gup、Gdn)相对于相位检测位置的关系图。在传统用以进行数据时钟恢复的PLL电路中，由于电荷泵的增益失配(mismatch)之故，多会有非理想锁相(non-ideallocking)的问题产生，亦即PLL电位对于检测位置的锁定会由原先预设的O点偏移至Q1点，如图8所示。

本发明提出的PLL装置，增设有机率塑形装置，如以上实施例所述，例如使用数字滤波器实作出对应有除N功能的电路，以对上索引UP及下索引DN的期望值Eup及Edn除以N，亦或是对期望值Eup及Edn的机率分布进行塑形，如图9所示。因此，下级电荷泵的机率-增益乘积(Gup、Gdn)也会降低或塑形，如图10所示。因此，电荷泵的增益失配所造成的非理想锁相问题会较有改善，图10中检测位置的锁定仅仅由原先预设的O点偏移至Q2点，相较图8所示是有明显的改善。

此外，当输入数据datain为低速(low data rate)时，则机率塑形装置(例如以数字滤波器实作)所造成的潜时或延迟的影响会相当小。因此，机率塑形装置402亦可设置于相位检测装置102及CPLF装置104之间，将机率塑形装置402的输出分别耦接CPLF装置104的比例路径CP1及积分路径CP2，如图11所示。

同理，机率塑形装置402亦可由数字滤波器来实作，但是不限定于此。数字滤波器主要将第一上索引UP1出现的次数(或脉冲数)与第一下索引DN1出现的次数(或脉冲数)两者相减，并将相减的结果缩幅(down-scale)，以降低第二上索引UP2与第二下索引DN2出现的频率(或次数)；亦或可先对第一上索引UP1出现的次数(或脉冲数)与第一下索引DN1出现的次数分别进行缩幅后，再将两者进行相减的动作，并据以产生第二上索引UP2或第二下索引DN2，以降低第二上索引UP2与第二下索引DN2出现的频率(或次数)。机率塑形装置402例如可由图3或图12所示的数字滤波器所构成。

本发明已揭示较佳实施例如上，仅用于帮助了解本发明的实施，非用以限定本发明的精神，而熟悉此领域技艺者在领悟本发明的精神后，在不脱离本发明的精神范围内，当可作些许更动润饰及等同的变化替换，其专利保护范围当视后附的申请专利范围及其等同领域而定。

Claims (18)

1.一种锁相环装置，包括：

一相位检测装置，接收一输入数据信号与一时钟信号，用以检测该输入数据信号与该时钟信号的相位差异而输出一第一上索引、或一第一下索引；

一机率塑形装置，耦接该相位检测装置的输出，用以对该第一上索引及该第二下索引进行一处理，并依据处理结果输出一第二上索引、或一第二下索引，使该第二上索引及该第二下索引出现的频率分别小于该第一上索引及该第一下索引出现的频率；

一电荷泵及回路滤波器装置，耦接该机率塑形装置，依据所接收的该第二上索引或该第二下索引改变所输出的一调控电压值；以及

一压控振荡器，接收该调控电压值并输出该时钟信号至该相位检测装置，并依据该调控电压值改变该时钟信号的频率或相位。

2.如权利要求1所述的锁相环装置，其中，该机率塑形装置监控该第一上索引出现的次数与该第二下索引出现的次数，当该第一上索引出现的次数大于等于一第一值时输出该第二上索引，当该第一下索引出现的次数小于等于一第二值时输出该第二下索引。

3.如权利要求2所述的锁相环装置，其中。该机率塑形装置包括：

一运算器，耦接该相位检测装置的输出，当该相位检测装置输出该第一上索引时对一统计结果执行加1的动作，当该相位检测装置输出该第一下索引时对该统计结果执行减1的动作；

一延迟单元，耦接该加法器输出的一运算结果，并将该运算结果延迟成为该统计结果后耦接给该运算器；以及

一决定装置，耦接该延迟单元的输出，当该统计结果大于等于N时输出该第二上索引，当该统计结果小于等于-N时输出该第二下索引，其中N为正整数。

4.如权利要求3所述的锁相环装置，其中，该机率塑形装置更包括一重置单元，设在该运算器及该延迟单元之间，并且受该决定装置的控制，当决定装置输出该第二上索引或第二下索引时，将该统计结果归零。

5.如权利要求1所述的锁相环装置，其中，该机率塑形装置包括：

一第一累计装置，耦接该相位检测装置的输出，用以得到对应该第一上索引出现次数的一第一累计值；

一第二累计装置，耦接该相位检测装置的输出，用以得到对应该第一下索引出现次数的一第二累计值；以及

一决定装置，耦接该第一累计装置及该第二累计装置，当该第一累计值大于等于一第一值时输出该第二上索引，当该第二累计值大于等于该第一值时输出该第二下索引。

6.如权利要求5所述的锁相环装置，更包括至少一重置单元，受该决定装置的控制，当该决定装置输出该第二上索引或第二下索引时，将该第一累计值及第二累计值归零。

7.如权利要求1所述的锁相环装置，其中，该电荷泵及回路滤波器装置包括：

一比例路径，其输入端耦接该相位检测装置的输出或该机率塑形装置的输出；

一积分路径，其输入端耦接该机率塑形装置的输出；

一加法器，接收该比例路径及该积分路径的输出，并输出该调控电压值。

8.如权利要求7所述的锁相环装置，其中，该积分路径由一积分器构成，该比例路径由一比例运算电路构成。

9.如权利要求8所述的锁相环装置，更包括一D型触发器耦接该时钟信号与该输入数据信号，依据该时钟信号而送出一输出数据信号。

10.一种锁相环装置，包括：

一相位检测装置，接收一输入数据信号与一时钟信号，用以检测该输入数据信号与该时钟信号的相位差异而输出一第一上索引、或一第一下索引；

一机率塑形装置，耦接该相位检测装置的输出，用以产生一第二上索引、或一第二下索引，并且当相位检测装置输出该第一上索引的机率P实质上等于输出该第一下索引的机率P时，用以降低该第二上索引的期望值E及该第二下索引的期望值E；

一电荷泵及回路滤波器装置，耦接该机率塑形装置，依据所接收的该第二上索引或一第二下索引改变输出的一调控电压值；以及

一压控振荡器，接收该调控电压值并输出该时钟信号至该相位检测装置，并依据该调控电压值改变该时钟信号的频率或相位。

11.如权利要求10所述的锁相环装置，其中，该机率塑形装置监控该第一上索引出现的次数与该第二下索引出现的次数，当该第一上索引出现的次数大于等于一第一值时输出该第二上索引，当该第一下索引出现的次数小于等于一第二值时输出该第二下索引。

12.如权利要求11所述的锁相环装置，其中，该机率塑形装置包括：

一运算器，耦接该相位检测装置的输出，当该相位检测装置输出该第一上索引时对一统计结果执行加1的动作，当该相位检测装置输出该第一下索引时对该统计结果执行减1的动作；

一延迟单元，耦接该加法器输出的一运算结果，并将该运算结果延迟成为该统计结果后耦接给该运算器；以及

一决定装置，耦接该延迟单元的输出，当该统计结果大于等于N时输出该第二上索引，当该统计结果小于等于-N时输出该第二下索引，其中，N为正整数。

13.如权利要求12所述的锁相环装置，其中，该机率塑形装置更包括一重置单元，耦接设于该运算器及该延迟单元之间，并且受该决定装置的控制，当决定装置输出该第二上索引或第二下索引时，将该统计结果归零。

14.如权利要求10所述的锁相环装置，其中，该机率塑形装置包括：

一第一累计装置，耦接该相位检测装置的输出，用以得到对应该第一上索引出现次数的一第一累计值；

一第二累计装置，耦接该相位检测装置的输出，用以得到对应该第一下索引出现次数的一第二累计值；以及

一决定装置，耦接该第一累计装置及该第二累计装置，当与该第一累计值大于等于一第一值时输出该第二上索引，当该第二累计值小于等于一第二值时输出该第二下索引。

15.如权利要求14所述的锁相环装置，更包括至少一重置单元，受该决定装置控制，当该决定装置输出该第二上索引或第二下索引时，将该第一累计值及第二累计值归零。

16.如权利要求10所述的锁相环装置，其中，该电荷泵及回路滤波器装置包括：

一比例路径，其输入端耦接该相位检测装置的输出或该机率塑形装置的输出；

一积分路径，其输入端耦接该机率塑形装置的输出；

一加法器，接收该比例路径及该积分路径的输出，并输出该调控电压值。

17.如权利要求16所述的锁相环装置，其中，该积分路径由一积分器构成，该比例路径由一比例运算电路构成。

18.如权利要求17所述的锁相环装置，更包括一D型触发器耦接该时钟信号与该输入数据信号，依据该时钟信号而送出一输出数据信号。

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