CN1723543B - 通过装配受力结构实现一复合结构的方法 - Google Patents

通过装配受力结构实现一复合结构的方法 Download PDF

Info

Publication number
CN1723543B
CN1723543B CN2003801054598A CN200380105459A CN1723543B CN 1723543 B CN1723543 B CN 1723543B CN 2003801054598 A CN2003801054598 A CN 2003801054598A CN 200380105459 A CN200380105459 A CN 200380105459A CN 1723543 B CN1723543 B CN 1723543B
Authority
CN
China
Prior art keywords
composite construction
basic structure
basic
assembled
realization composite
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
CN2003801054598A
Other languages
English (en)
Other versions
CN1723543A (zh
Inventor
弗兰克·弗尔内尔
休伯特·莫里索
菲利普·蒙马耶尔
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Commissariat a lEnergie Atomique et aux Energies Alternatives CEA
Original Assignee
Commissariat a lEnergie Atomique CEA
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Commissariat a lEnergie Atomique CEA filed Critical Commissariat a lEnergie Atomique CEA
Publication of CN1723543A publication Critical patent/CN1723543A/zh
Application granted granted Critical
Publication of CN1723543B publication Critical patent/CN1723543B/zh
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/20Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/185Joining of semiconductor bodies for junction formation
    • H01L21/187Joining of semiconductor bodies for junction formation by direct bonding
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/20Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
    • H01L21/2003Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy characterised by the substrate
    • H01L21/2007Bonding of semiconductor wafers to insulating substrates or to semiconducting substrates using an intermediate insulating layer
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005Apparatus not specifically provided for elsewhere
    • H01L21/67011Apparatus for manufacture or treatment
    • H01L21/67092Apparatus for mechanical treatment
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76Making of isolation regions between components
    • H01L21/762Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76251Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/74Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies
    • H01L24/75Apparatus for connecting with bump connectors or layer connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68363Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used in a transfer process involving transfer directly from an origin substrate to a target substrate without use of an intermediate handle substrate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01029Copper [Cu]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/102Material of the semiconductor or solid state bodies
    • H01L2924/1025Semiconducting materials
    • H01L2924/10251Elemental semiconductors, i.e. Group IV
    • H01L2924/10253Silicon [Si]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30Technical effects
    • H01L2924/35Mechanical effects
    • H01L2924/351Thermal stress
    • H01L2924/3511Warping
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10STECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00Metal treatment
    • Y10S148/012Bonding, e.g. electrostatic for strain gauges
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10STECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00Metal treatment
    • Y10S148/135Removal of substrate
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10STECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00Metal treatment
    • Y10S148/159Strain gauges

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Recrystallisation Techniques (AREA)
  • Micromachines (AREA)
  • Diaphragms For Electromechanical Transducers (AREA)
  • Measuring Fluid Pressure (AREA)
  • Laminated Bodies (AREA)
  • Pressure Welding/Diffusion-Bonding (AREA)
  • Surface Acoustic Wave Elements And Circuit Networks Thereof (AREA)
  • Electroluminescent Light Sources (AREA)
  • Crystals, And After-Treatments Of Crystals (AREA)
  • Pressure Sensors (AREA)

Abstract

本发明涉及一种实现复合结构的方法,按照所述方法,使两基本结构(1,3)通过各自的两连接面接触并装配,其特征在于,使两待装配表面之间在装配前,产生一切向应力状态差,选择所述应力差以在已装配结构内产生在对于装配条件的一给定条件下的一预应力状态。

Description

通过装配受力结构实现一复合结构的方法
技术领域
本发明涉及一种通过装配两基本微电子结构而实现一复合结构的方法。所述结构可为微电子、微技术、毫微电子或毫微技术型。
所述复合结构、尤其通过装配不同材料的结构而获得的复合结构,在微电子技术领域中应用越来越广,原因当然是多方面的。所述复合结构,又称异质结构,事实上例如,可避免使用昂贵材料基层(如碳化硅),因此可降低成本。在例如SOI基层(绝缘材料上一硅层)时,它们还可很容易隔离各成分,因此可增加集成密度,限制成分消耗,加快其速度......
背景技术
所述复合结构若要有实用性,必须通过些微改变,兼容传统微电子学技术处理,如胶合、热处理、平版印刷术、掺杂、植入或外延生长。但所述大部分处理实施时,要求温度有极大改变。
与随温度同向变化的基层正相反,所述异质结构对温度变化很敏感,当其构成材料的热膨胀系数不同时,这点尤其明显。由于材料随温度的变化不同,所述温度变化会在异质结构内产生相当大的内应力。所述应力若太大,甚至会破坏或损毁复合结构。过去常用的解决办法只局限于可兼容已有结构的小幅度温度变化。
因此,采用可靠、可再生产方式装配两不同材料实现复合结构,这样,要毫无风险地采用比目前限制的温度更高、时间更长的技术处理所述结构,仍存在困难。
微电子学上另一重要问题是:可把一材料高质量地外延生长在另一材料上。此时,难点在于:两种材料即基层和需外延的晶格参数可能不同。例如,如果想在硅上外延生长Si0.8Ge0.2,所述两种材料之间的晶格相差太大,以至于在所述Si0.8Ge0.2层松驰前,所述层的增加最多不能超过几百埃,这会形成严重影响其晶体质量的许多错位。
众所周知,弯曲一结构时,其晶格参数也会改变。但利用所述现象以实施一高质量外延,并非立即就可应用。事实上,如何在一不匹配基层上外延生长一匹配晶格参数的外延基层,而又不改变外延生长物,且其实施方式既要精确、又可重复?
发明内容
本发明的目的在于解决上述两个问题。
它提出了一种实现复合结构的方法,即使两基本结构的两连接面接触并装配。其特征在于,使两待装配表面之间在接触前,产生一切向应力状态差,选择所述应力差以在已装配结构内得到在相对于装配条件的一定条件下的一预定应力状态。
因此,本发明提出在一已装配复合结构内主动产生应力,以使其例如可在后面补偿以后技术处理中产生的应力,尤其当处理要求改变温度时:然后,这样即可可靠、重复地实施技术步骤,所述步骤所需的温差比以前的更大、时间更长。
可看出,连续步骤之间异质结构中存在的预应力,事实上并不是什么大问题。
另外,本发明还可为某一需外延的材料实现一受力复合结构式的自主外延基层。由于装配时,所述结构里产生内应力,尤其是在表面上的应力,因此可准确控制表面的晶格参数,而无需除所述复合结构另一部分外的其它装置。因此,这样可对所述受力复合结构实施一优质外延。
可看出,在任何其它背景中,D.Feijoo、K.Mitani、W.S.Yang、S.Yu及U.M.
Figure G2003801054598D00021
发表的文章《胶合晶片的预应力》中已提出了上述方法,所述文章出现在第一届关于半导体晶片连接的国际学术会议上,发表在《科学,技术及应用》刊物中,卷92-7,The ElectrochemicalSociety(1992年),第230页,提出了可在一复合结构内产生内应力的一种方法,但却未解决上述两问题,只是增加了所述结构的机械稳定性。
为此,两结构,此处为两块硅片,在标准条件下通过分子粘合法胶合在一起。这样形成的复合结构会在弯曲时受到挤压。弯曲是由于冲孔器贴压在结构中间造成的,结构外缘被固定住了。把结构弯曲足够程度,因而胶合面也弯曲:两板脱开,达到所需曲度又胶合在一起。根据接触面的胶合以及冲孔器施加的力,所述脱开/重胶合过程可分数次完成。当释放冲孔器产生的应力时,复合结构松开,固定在一定曲率半径状态下,所述曲率半径取决于复合结构上一次在冲孔器的应力作用下、脱开/重胶合时获得的曲率半径。因此复合结构内产生了内应力。
但所述文件既未描述、甚至也未提出复合结构中会产生所述应力——这需要解决温度变化问题,同时也没有提出需调节晶格参数。
另外,利用所述技术,也很难调节结构中产生的内应力。事实上,它们取决于结构的弹性变形以及胶合能的相对数值。另外,如作者指出的,所述方法不能用于能量太强的分子胶合,因为在所述条件下,装配起来的两结构不会脱离开,如果退出冲孔器后,所述结构仍在其弹性变形范围内,则结构会回复到分子胶合时的最初状态。此时不再有任何曲度,因而也没有任何内应力。但从技术上看,强胶合能可确保例如胶合面粘贴牢固、粘贴质量好,因而这点是非常有应用价值的。
因此,所述文件中描述的技术当然会使复合结构内产生应力,但却未将之联系到上述两个技术问题。因此,所述文件只是和本发明有相似处。无论如何,未受控的脱开/重胶合使得所述技术很难应用。而且它只局限于连接结构的胶合能有限的情况。
根据本发明的方法却不存在这些限制:复合结构内产生的应力状态取决于各基本结构装配前、其内分别产生的应力,如后文所述,所述应力可准确调节。因此,所述方法可重复,并可靠、准确地进行调整。基本结构之间的胶合力不再受到限制,因为在本方法中,复合结构不需分离开。
有利地是,由于所述各结构装配前发生变形(主要是弹性变形),因此两基本结构的待胶合面之间会产生不同的切向应力。一种实施产生应力的简便技术即是弯曲所述结构。
根据一最佳实施方式,两个结构被弯曲,这样,两待连接面一凹陷、一凸起。它们还可互补,甚至分别为凹球形和凸球形。
弯曲结构以产生应力,这例如可通过在待变形结构上施加机械力来实施,所述机械力位于及/或分布在所述结构上。
根据一最佳实施方式,待弯曲结构的两面之间可产生一压差。为实施所述压差及获得有一待连接面的一基本结构,值得一提的是:可抽取所述结构到一相应凹型面预成形件上,所述型面的选择取决于需形成的待连接面,所述结构的边缘部分放在所述凹型面预成形件上。有利地是,还可放置密封垫,以加强结构和预成形件之间的密封。还可在一腔膛内抽吸出所述结构的空气,所述结构外缘部分搁放在腔膛边的密封垫上。
已弯曲基本结构可通过两互补预成形件之间的所述结构变形而获得,两预成形件一为凹型面,另一凸型面,所述型面的选择取决于需获得的待连接面。此时,可在接收基本结构的预成形件上设置吸气通道,以当另一预成形件移走后,可保持住已弯曲结构。有利地是,所述另一预成形件可为另一待连接基本结构,所述基本结构已沿所需型面被压弯。
还有另一种方法即,例如使两预成形件之间的两结构发生变形,从而在两待装配结构上施加了机械力,所述预成形面的选择取决于需获得的待装配面。
最好:
——可通过由一模具构成的预成形件,在一个或至少一个基层上施加机械力,
——所述预成形件由一多孔模构成,
——可通过至少一可变形预成形件,在基层上施加机械力。
两结构之间的装配最好采用分子胶合法,所述胶合法可达到强胶合力,及优良装配面,所述装配面可直接形成(如通过等离子、紫外线/臭氧处理或真空胶合),或间接通过如热处理法获得。此时,两待装配面之间产生应力状态差之前或之后,都可对所述装配面进行处理,以方便以后的胶合。所述处理如机械及/或化学抛光、化学处理、紫外线/臭氧处理、RIE活性离子蚀刻(reactive ion etching)、等离子处理或氢退火。
因此,根据本发明的其它优化特征,所述特征可相互结合:
——基层之间的装配可采用直接接触实施,至少一基层的表面可避免已连接表面之间还残留有空气,
——至少一基层穿有孔,
——所述基层中心穿有孔,
——至少一基层包括至少一未穿透管,所述管通到基层边缘,
——基层之间的连接可通过蠕变层实施,
——可在高于常温的一温度下实施连接,
——基层由于接触被加热预成形件而被加热,及
——预成形件分别被加热为不同温度。
本发明的方法可包括辅助技术步骤。
因此,它还可包括一温度变化的技术处理步骤。此时,选择两装配面之间的切向应力状态差,以使所述技术步骤时已连接结构内的应力达到或有利地是,仍低于一预定应力级。例如在热处理时,选择希望不超过的应力级以保证在例如热处理温度下所述结构中的机械阻力。
本发明的方法另外还包括一技术步骤,即:连接两基本结构后,把所述两结构之一减薄为一薄膜。此时,可选择的两待连接面之间的切向应力状态差可在最后薄膜中产生一定应力级。有利地是,使两待连接面之间在连接前产生一切向应力差,则可连接薄膜和另一基本结构,选择所述应力差以使新连接结构中获得在相对于连接条件的一定条件下的一预应力状态。
本方法还包括一外延生长步骤,即在复合结构的一外表面上实施一种材料的外延膜。因此,所选择的切向应力状态差可使得在外延温度下,所述外表面有一预定晶格参数,且有利地是,所述参数和所需材料的外延相兼容。
有利地是,必须实施外延的表面为一薄膜(参见上文),所述薄膜通过把两受力基本结构连接起来而形成的一受力复合结构打薄而获得。因此,有一事实上平的外延基层。
可采用更复杂的方法实施外延基层,如把一给定材料处理为晶格参数远异于所述原材料的一外延基层。
例如,本方法还包括以下技术处理步骤:
——通过在包括一外延膜的复合结构和另一结构两新的待装配面之间在装配前产生一切向应力状态差,使得通过包括一外延膜的复合结构和另一结构装配各自的面将包括一外延膜的复合结构装配在另一结构上,
——减薄复合结构,以释放出外延的薄膜的一表面,
——从被释放的薄膜的面上外延出一种新材料,
选择两新的待装配面之间的切向应力状态差,使得外延的薄膜的晶格参数与新的待外延的材料的相容。
必要时,可重复所述方法,以获得不同的晶格参数(递增或递减)。
附图说明
下文将参照附图,以非限制性方式详细描述本发明的几例特别实施方式,以更好理解本发明的其它特征及优点。所述说明参照以下附图:
——图1简略示出了根据本发明的方法的一非限制性实施例,
——图2、3及4示出了在待装配基本结构上施加应力的方式,
——图5A及5B为一基本结构的两个例子,以避免连接时内夹入气泡,
——图6A、6B、6C及6D示出了减薄受力复合结构而获得的一层薄膜的应力施加法,
——图7A和7B简略示出了在一复合结构内,一硅基层的两表面上的应力随温度的变化情况,所述复合结构由二氧化硅基层和硅基层连接形成,存在或不存在预应力。
——图8A和8B简略示出了一复合结构的硅薄层胶合面处的应力随温度的变化情况,所述复合结构为无论是否存在预应力的硅-二氧化硅装配结构,
——图9A至9F示出了一定晶格参数的外延基层的实现,及
——图10为一对两可变形预成形件的剖面简图。
具体实施方式
弯曲胶合
在本说明书所参照的附图中,相同、相似或类似部分均采用相同标号表示。另外,为看懂图,不同构件的图示比例并不相同。
图1示出了本发明的一非限制性实施方式。抽吸特殊形状如凹球形的第二预成形件2,因而第一基本结构1发生变形。通过通向预成形件表面的吸气管5可实施抽吸。在预成形件外周的密封垫6可支承第一结构1,可确保在所述结构的两表面之间形成压力差。在所述压力差作用下,所述结构的形状改变,以贴合第二预成形件2的形状。由于所述变形,在第一结构1内,尤其是其自由表面(此处为其上表面)上,产生本领域技术人员了解并可测得的应力。
第二结构3因而在第一结构1的自由表面对面。相应形状的第二预成形件4——有利地是,其形状与第一预成形件2互补,如为凸球形,可确保第二预成形件4和第一结构1之间的第二结构3发生变形。图1中所示箭头表示施加来以使所述变形发生的力。在变形过程中,第二结构3变形,逐渐靠近并接触到第一结构1,直至其形状与所述第一结构的相贴合。
例如,两结构在受力前,两待装配表面以本领域技术人员已知的方式被处理,以可实施分子粘贴式胶合,当两表面重合时它们胶合在一起。
因此可获得一复合结构,所述复合结构由两受力结构装配而成,在所述结构的装配面处,由于胶合前两结构各自变形,因而被施加一已知的切向应力差。
本领域技术人员可准确把结构上的变形与结构中承受的应力级,尤其是待装配表面上的应力,联系在一起。因此,适当选择预成形件2和4的形状,可准确在胶合前的两待装配表面之间产生一切向应力差,因此一旦装配时,可使应力施加在复合结构的任意点上。预成形件例如可为一硬的、有或无孔模具,或为一可变形薄膜。
本方法的一种变型在于:如图2所示,由具有一中腔8的空心装置7代替了第一预成形件2。第一结构1的外缘因而通过密封垫9靠放在所述装置上。吸气管10可降低腔中压力。调节形成在第一结构1的两表面之间的压力差,因此,可使所述第一结构1弯曲一定曲度。例如,若腔中压力约0.25巴的真空而言,结构另一面上承受到大气压,则在有一直径195毫米的密封垫的一厚750微米、标准直径200毫米的硅板上,弯曲度达三毫米。第一结构1再如上所述,和第二结构3装配在一起。
图3示出了另一变型。所述变型在于使两互补形状的相应预成形件,一为凹形12,另一为凸形11,之间的第二结构3发生变形。凸状预成形件中设有吸气管14,所述管可在凹状预成形件12变形、退开后,固定住第二结构3。再采用胶合法如粘胶把第二结构3和也变形了的第一结构1粘贴起来。另一变型为:在常温下无应力时,用分子胶合法把两待连接基本结构装配起来。再使两互补模具之间的所述装配结构发生变形。然后保证各结构与模具之一相连(如抽吸法),再利用本领域技术人员已知的任何方式,使装配结构从分子胶合区处分离开。因而获得两受力下基本结构,再把所述两基本结构根据本发明装配起来。所述变型的优点在于可保持待装配面处的表面状态,因此,例如可采用进一步分子胶合,把两受力下基本结构粘贴起来。
广言之,因此,可采用分子粘贴、粘胶式胶合或黏固层法把两基本结构装配在一起。
另外,还可在预成形件和待变形结构之间使用一粘贴层,或使用静电力或磁力,以使预成形件和弯曲基本结构相接触。
再根据图4所示的另一变型,两结构1和3相对放置,但未胶合在一起,使两互补形状即一凹状15、一凸状16的预成形件之间的所述两结构同时发生变形。图4中的箭头表示为产生变形而需施加的压力。两结构因而共同变形,两结构之间仍留有一层气膜。一旦达到所需曲度,气膜则消失,由于所施加的压力,因而可实施分子粘贴式胶合。
最好,两结构最初都是平的,厚度恒定。但所述结构最初也可为不同几何形状(松驰状态时),例如不是平的,这样,装配时,它们可能承受不同幅度的预应力。
气泡
当第一结构1和预成形件4之间的第二结构3发生变形时,两结构之间可能残留有一气泡,所述气泡可能会妨碍分子粘贴式胶合。要消除所述气泡,有利地是,如图5A所示,例如可对结构进行激光冲孔或深蚀刻,以在一或两待粘贴结构中心17穿孔。有利地是,可调置抽吸装置,以方便在所述形成的孔处抽吸出气泡。
另一种方法为:在一或两结构上的待装配面上设置一条或多条排放通道18,如图5B所示,所述通道通向板的边缘。所述通道的尺寸例如宽约100微米、深约5微米,采用常用的平版印刷或蚀刻技术实施而成。有利地是,还可设置抽取装置,以从穿孔处抽吸出其中的空气。
另一种办法为:可在局部真空下实施变形和装配,以使内含的空气容量降至最低,即使所述方法有缺点,即必需同样多的高真空,以确保由于结构而释压而变形。
在其它方法中,还可列举一种,即把垫块径向固定在板的外沿上,中部粘贴上后,再取出所述垫块。更常采用可先连接两结构的中部、再向外粘贴的方法。为此,例如可在胶合前,使两结构之间的曲度半径略不同。
确定结构
因此,上述方法可实现一复合结构,即两基本结构胶合前,使其待装配表面上产生切向应力差,因而把所述两基本结构装配成为所述复合结构。
所谓待装配基本结构,意指一或薄或厚的、简单或复合、处理或未处理过的基层(由叠放起来的或厚或薄的一种或多种材料的不同层形成)。相关材料为所有半导体,尤其如硅、锗、硅-锗合金Si1-xGex、磷化锢(InP)、砷化镓(GaAs)、铌酸锂盐、碳化硅(SiC)、氮化镓(GaN)、蓝宝石、超导体如化合物YbaCuO、NbN或BiSrCaCuO,所有绝缘体尤其如二氧化硅、石英、不同成分的玻璃、MgO,所有金属尤其如钨、铜或铝。
退取出预成形件
根据本发明的方法,由于两待装配结构的表面之间施加一切向应力差,因此胶合后可获得一受力复合结构,所述结构任意点上的应力都可测出。释放开复合结构的外表面时,消除了可使两最初结构变形的力(机械压力或真空抽吸),这样,所述结构内的应力改变,这采用了本领域技术人员了解的一定方式。其中,所述应力变化决定于构成两最初结构的各不同材料的性质及厚度,以及胶合表面处的应力差。
减薄
图6A示出了当第一结构1被凹状球形预成形件变形,而第二结构3被一凸形球状预成形件变形时,装配第一结构1和第二结构3后获得的复合结构。此时,第一结构1的连接面为凹球形:所述表面因此被挤压。第二结构3的连接面为凸球形,因此被拉伸。图6A中所示箭头表示复合结构内在装配面处的切向内应力。
若把结构1或3减薄,则复合结构内的内应力会再次改变,对此,本领域技术人员可预料并了解的。例如,若减薄第一结构1,第二结构3则会释放开,即恢复其平面性,这样,减薄第一结构1对其施加的应力越来越小。这表现在所述第二结构3的连接面上的应力减小,由于胶合,因而使第一结构1的连接面上的应力增加。如图6B所示,如果继续削薄,直至获得第一结构1的一簿膜,第二结构3几乎完全是平的,实际上未承受任何应力,所述第二结构与第一结构1的簿膜装配在一起,所述第一结构1中的内应力相对一致,且比减薄前结构1的装配面上的应力还大。
若需要,所述方法可重复多次,直至簿膜内产生一定应力。因此,例如从前一实施例获得的结构(由粘贴在第二结构3上的第一结构1的一薄层形成)再装配上另一结构19,在所述两结构上施加应力后。如图6C所示,有利地是,包括薄膜的结构弯曲,以使所述薄膜比装配前,例如由于一凹状预成形件弯曲,而挤压得更厉害。结构19则被一凸状预成形件挤压,这样,它和薄膜1的自由面装配起来的表面膨胀开。再例如通过机械装置减薄第二结构3。如图6D所示,如前所述,结构19逐渐松驰开,最后获得源自第一结构1的一薄膜,所述薄膜中的内应力还增大,并传递到松驰结构19上。
因此,所述方法可获得例如一硅薄膜,所述薄膜由于拉伸或挤压而承受到所需应力级。所述受力薄膜可应用在尤其是高频的微电子学领域中,因而载波的可移动性更高。
减薄所述受力复合结构,可采用微电子学上的标准减薄法实施,事实上,必要时,如机械抛光时,可通过抽吸,使复合结构在支撑处恢复平坦状态。
对异质结构作热处理
已确认,当构成一异质结构的各不同材料具有不同热膨胀系数时,重要的是要控制所述异质结构内的应力变化。事实上,若温度发生大的改变时,所述差异可能会损伤异质结构。例如要加强胶合或实施生产微电子元件的技术步骤(如外延或热处理),所述温度变化是必需的。
例如,异质结构是这样形成的:通过无预应力的分子粘贴式胶合,把一硅层(通常厚750微米)粘贴在一熔融硅石层上。图7A示出了例如在热处理过程中,两硅面即装配面及自由面上的应力随温度而变化。硅的热膨胀系数比熔融硅石高,当温度升高时,装配硅面的膨胀受到熔融硅石的阻碍,因为后者膨胀比硅慢。因此,所述面受到挤压,而由于硅的硬度,导致其自由面膨胀。如不控制所述变化,它可能会在结构内产生内应力,这会损伤甚至损毁所述结构。
因此,在本实施例的实施范围内,在约400℃的热处理温度下,装配硅面的压缩应力约100兆帕,而其自由面上的膨胀应力约60兆帕。
本领域技术人员完全了解并可测出随温度变化的所述应力。它尤其在以下文件中描述过:S.Timoshenko、J.Opt.Soc.Am.11(1925),233页,及D.Feijoo、I.Ong、K.Mitani、W.S.Yang、S.Yu及U.M.Zhe-Chuan Feng与Hong-du Liu J;Appl.Phys.54(1),1983,第83页《半导体多层结构中的热应变造成的曲度半径及层应力的推广公式》。从持续弹性理论上讲,机械计算得出的第一个近似值,如果各材料是各向同性,且在温度变化范围内的热膨胀系数恒定,则应力变化和温度大致为线性关系,如图7A和7B中所示。而更复杂的计算(如通过有限元素计算)则可得出更精确的结果。
因此,可通过逆运算确定在常温下复合结构内必需的应力,以使所述结构在其应用温度范围(例如直至热处理温度)中对应应力仍在可接受范围内。因此,还可通过选择适合的应力下装配,以使在一定温度如热处理温度下,复合结构中的应力降至最低,甚至完全消失。这是在本实施例中的图7B所示情况。
因而根据本发明的装配的实施如下:胶合前弯曲熔融硅石及硅结构,硅的待装配表面被拉伸(如凸起),而熔融硅石的待连接表面被挤压(如凹下)。胶合后,在常温下,最终异质结构内存在一定的内预应力,尤其在硅层内,及其曲度半径约为1.18米(释放实施弯曲必需的力后)。所选择的硅中所述预应力可使其全部或部分地补偿温度升高时熔融硅石施加在硅上的挤压作用。所选择的所述预应力甚至可完全消除选择的热处理温度下硅结构内的应力。事实上,所述热处理例如是加强熔融硅石/硅胶合必不可少的。
可看出,当由所述薄膜胶合在另一不同材料的厚基层上而形成的一异质结构的温度变化时,还可控制薄膜中应力的变化。此时,只有薄膜受挤压,而基层由于其大小,事实上松驰开,因而挤压所述薄膜。
例如,以一薄硅膜(通常厚0.4微米)胶合在厚1200微米的熔融硅石基层上为例,图8A示出了硅膜内应力的变化。在无预应力胶合形成的异质结构中,当温度增加时,硅膜逐渐被压缩。因此,对连接在厚1200微米的熔融硅石基层上的0.4微米厚的硅膜而言,在600℃的温度下,薄膜内所述压缩应力约达500兆帕,所述应力接近甚至超过固定的应力阀值。
通过应用本发明的方法及目的,还可在胶合前预先挤压薄膜,这样,所述薄膜可在胶合后承受足够压力,以全部或部分补偿温度上升时,熔融硅石内产生的挤压力。因此,硅膜承受的应力仍在可接受的应力范围内。
在本实施例的范围中,若想在800℃时实施热处理,而不超过为此设定为500兆帕的应力阀值,为此,例如只需在常温下,使硅基层SOI(表面上有一层厚0.4微米的薄膜)及熔融硅石基层上产生一约1.25米的曲度,这样,胶合前,SOI及熔融硅石基层的待装配面分别膨胀(如凸起)和挤压(如凹下)。胶合及外应力释放后,复合结构松驰,其最终曲度约1.25米。因而可减薄SOI基层,直至释放出薄硅膜;熔融硅石松驰,增大了薄硅膜的膨胀应力。因此,所述膨胀可全部或部分补偿由于结构的温度升高产生的薄膜内挤压应力。因此,它们仍在固定应力阀值内。通过一相似方法,可增大薄硅膜内的应力,因此获得一受力下薄硅膜。
晶格参数
应力下装配的另一重要应用是使一材料的晶格参数与另一材料的晶格参数相互兼容,例如,以把所述第二材料外延生长在第一材料上时。本领域技术人员还知道:基层弯曲时,其晶格参数尤其是表面的晶格参数会改变。根据本发明的方法可实施一种控制简便的弯曲结构,而不必在装配后,再安装一外部装置挤压它。因此,所述结构可直接配合例如超真空下外延式存放机器使用。胶合前选择适当的应力级,考虑到可能存在的热膨胀系数差异,因而结构表面上可有一定曲度,因此即使晶格参数适合外延温度。
本发明还可实现连接在一基层上的一受力薄膜,选择薄膜中内应力以使所述薄膜上的晶格参数在外延温度下时和待外延材料的相符。可获得一受力下薄膜的方法如上所述,需要时还可重复,直至使薄膜内部获得一定应力级。
必要时,还需考虑结构中的热膨胀现象。
图9A至9F示出了所述方法的一种应用。在图9A中,在应力下把标号20的SOI基层(由装配在一基层20A上的一硅层22形成,所述基层由一硅基层及一氧化层构成)和标号21的厚400纳米的氧化硅基层(由硅层21B上的一熔融硅石层21A构成)连接起来,SOI基层的待装配表面膨胀凸起,而氧化硅的表面被压缩而凹下。撤消为获得曲度所必需的力后,复合结构的曲率半径约为1米。再如图9B所示,采用机械-化学方法脱开基层20A。可能还留有基层20A的氧化膜,所述膜由图9A中的虚线表示。需要时,所述氧化膜也可除去。如此转贴到氧化硅21上的硅膜22因而受到平均值约180兆帕的一拉力,因此形成新的SOI结构。因此,其晶格参数约变化0.14%。如图9C所示,所述晶格参数可在所述薄膜22上沉积形成一SiGe膜23,所述膜中锗的浓度相对于硅,约3.5%,而其晶格参数仍然匹配。在所述锗浓度下,锗的容许偏差约±0.5%,即使增加一厚200纳米的层时,仍兼容。而所获得的SiGe膜的厚度相当均匀,结晶质量也相当高。SiGe膜因此不会被挤压受力,因为其晶格参数完全符合条件。
要增大SiGe合金中锗的浓度,而不是沉积SiGe 3.5%,可进一步挤压已受力硅膜,如前所述,这样可产生新的应力下胶合。
还可在3.5%的SiGe合金上重新实施应力下胶合法。为此,首先根据一传统微电子技术(如先胶合再机械减薄),把3.5%的SiGe薄膜23转贴在一松驰基底24上。因此,获得如图9D所示的新结构。例如再弯曲包括粘连SiGe薄膜23的所述新结构,及另一结构25如硅,再把所述两结构粘合在一起,如图9E所示。还可把图9C所示的结构直接胶贴在弯曲后的所述新结构25上。选择应力级以使SiGe薄膜23膨胀。再脱开前面转贴有SiGe薄膜23的基底24,或在直接胶合时脱出层21和22。这使SiGe薄膜23进一步膨胀开,如图9F所示。因此,其晶格参数增大。所述参数因而与浓度更高的SiGe沉积层26匹配。所述技术可限制要外延的膜中的应力:事实上,应力下胶合后,SiGe膜中的应力小于为获得相同晶格参数的硅膜中的必需应力。
通过所述方法,例如可很容易获得锗浓度达20%的SiGe膜,且其厚度没有限制,晶体相当均匀。
热胶合
所述实施方法有多种变型。
可加热预成形件,以热胶合已变形的中间结构。有利地是,预成形件并不在相同温度下,以使连接两中间结构时,所述结构有一定温差。
高温下胶合中间结构,除由于中间结构的受控变形已实施的控制外,还可控制复合结构的内应力。
例如,因此,通过限制中间结构的变形,可消除一定温度下复合结构中的内应力。例如,使两中间结构变形时的曲率半径大于1.4米,所述中间结构由厚750微米、直径200毫米的一硅板与厚1200微米、直径200毫米的一熔融硅石板构成。胶合前曲率半径为1.4米的所述两已变形中间结构可形成一复合结构,在所述复合结构中,如在20℃下实施胶合,则在约300℃时,其内应力消失。反之,如果在100℃时粘贴所述两中间结构,则复合结构中的内应力在380℃时消失,因此,即在一更高温度下,中间结构不会发生更大变形。
蠕变层
还可在两中间结构之间设置在一定温度Tf时蠕动的一层。如果热处理温度高于Tf,插入所述蠕变层可改变复合结构中的内应力。
例如,退火时,这可使应力降至最低。以由厚1200微米、直径200毫米的熔融硅石基层形成的一复合结构为例,其中有一厚0.4微米的硅膜。根据本发明实施复合结构,可达到热处理温度Ttth,如800℃,但却不会超过确定的应力级,同时硅膜的晶体质量相当高(当未预先挤压基本结构以形成复合结构时,温度若达到800℃,会损伤硅膜)。相反,若想增加热处理温度,而不改变实现复合结构的基本结构的变形,则可能会超过确定的应力级。若有一在温度Tf时可蠕动的层,当温度Tf等于例如800℃时,只要热处理温度超过800℃,蠕变层会蠕动,因此释放了部分内应力。因此,可在超过Ttth的一温度下实施热处理,而内应力不会超过确定的内应力级。
压力下工作
预成形件可为模具如多孔模。
当利用一压差系统使基本结构变形或把基本结构固定在预成形件上时,有利地是,基本结构的其中一面上承受的不是大气压,而是另一不同压力,有利地是,所述压力比大气压大。图10举例示出了一壳30,两预成形件31、32放在所述壳中,所述两预成形件各有一可变形膜31A或32A。吸气通道33、34通到所述膜的表面上,此处所述通道简单地用切线表示。吸气或压力回路只用双划线表示。
吸气通道可固定已变形基本结构;在中间结构的自由面上施加大于大气压的一压力(如在壳内为2巴),则可限制吸气通道的表面。另外,若所述可变形预成形件由于压差而变形,当增加施加在基本结构自由面上的压力时,其变形幅度更大。例如,预成形件31的内压力为1.5巴,而通道33的压力为0.3巴;预成形件32的内压力为2.5巴,而通道34的压力为0.3巴。壳内压力(2巴)介于预成形件31、32的压力之间。
根据本发明的方法还可应用在各种受控或未受控的大气环境中。它尤其可在氢环境下实施。

Claims (35)

1.一种实现复合结构的方法,按照所述方法使两个基本结构(1,3;1,3,19;20,21,23,25)通过各自的连接面接触并装配,其特征在于,在使待装配的两个连接面接触前在它们之间产生一切向应力状态差,所述切向应力状态差是由于施加在所述两个基本结构的每一个上的机械力使所述两个基本结构的每一个弯曲而产生的,选择所述切向应力状态差以在对于装配条件的给定条件下在已装配结构内获得一预定应力状态。
2.按照权利要求1所述的实现复合结构的方法,其特征在于,使所述两个基本结构中的一个在与第二基本结构接触之前被变形。
3.按照权利要求1所述的实现复合结构的方法,其特征在于,所述应力状态差是由于各基本结构内分别产生的应力而产生的。
4.按照权利要求1所述的实现复合结构的方法,其特征在于,弯曲所述两个基本结构,以使待装配的两个连接面一为凹陷、一为凸起。
5.按照权利要求4所述的实现复合结构的方法,其特征在于,弯曲所述两个基本结构,以使待装配的两个连接面互补。
6.按照权利要求5所述的实现复合结构的方法,其特征在于,弯曲所述两个基本结构,以使待装配的两个连接面分别为凹球形和凸球形。
7.按照权利要求1至6中任一项所述的实现复合结构的方法,其特征在于,在所述两个基本结构中的第一基本结构上施加的机械力起因于在所述两个基本结构中的所述第一基本结构的两面之间建立的压差。
8.按照权利要求7所述的实现复合结构的方法,其特征在于,通过将两个基本结构中的所述第一基本结构吸附到一凹型预成形件上而产生两个基本结构中的所述第一基本结构的所述两面之间的压差以使得其有一凹形待装配面,根据将被赋予给两个基本结构中的所述第一基本结构的连接面的型面选择所述凹型预成形件的适当型面,且两个基本结构中的所述第一基本结构的外缘部分局部地放在所述凹型预成形件上。
9.按照权利要求7所述的实现复合结构的方法,其特征在于,通过在一腔膛内抽吸两个基本结构中的所述第一基本结构而产生两个基本结构中的所述第一基本结构的所述两面之间的压差以使得其有一凹形待装配面,且两个基本结构中的所述第一基本结构的外缘部分局部地搁放在腔膛边缘的一密封垫上。
10.按照权利要求1-6中的任一项所述的实现复合结构的方法,其特征在于,施加的机械力起因于所述两个基本结构中的一个基本结构在一个凹陷一个凸起、互补的第一和第二预成形件之间的变形,根据将被赋予给待装配面的型面选择第一和第二预成形件的型面。
11.按照权利要求10所述的实现复合结构的方法,其特征在于,第一预成形件为待装配的基本结构中已按照选择的凹型面弯曲的一个基本结构。
12.按照权利要求10所述的实现复合结构的方法,其特征在于,第二预成形件中设有抽气通道,以在第一预成形件被移走后保持已弯曲的结构。
13.按照权利要求1至6任一项所述的实现复合结构的方法,其特征在于,通过在两预成形件之间使所述两个基本结构变形,在所述两个基本结构上同时施加机械力,根据待赋予给待装配面的型面来选择所述预成形件的型面。
14.按照权利要求1至6任一项所述的实现复合结构的方法,其特征在于,借助于由一模具构成的一预成形件,在所述基本结构中的至少一个基本结构上施加机械力。
15.按照权利要求14所述的实现复合结构的方法,其特征在于,所述预成形件由一多孔模构成。
16.按照权利要求1至6任一项所述的实现复合结构的方法,其特征在于,借助于至少一可变形的预成形件,在所述两个基本结构上施加机械力。
17.按照权利要求1至6任一项所述的实现复合结构的方法,其特征在于,所述两个基本结构之间的装配为分子胶合。
18.按照权利要求17所述的实现复合结构的方法,其特征在于,两个连接面经过处理,以利于胶合。
19.按照权利要求1至6任一项所述的实现复合结构的方法,其特征在于,两个基本结构间的装配通过直接接触来实现,两个基本结构中的至少一个的表面被整理以避免被装配的面之间残留有空气。
20.按照权利要求19所述的实现复合结构的方法,其特征在于,两个基本结构中的至少一个穿有孔。
21.按照权利要求20所述的实现复合结构的方法,其特征在于,所述两个基本结构中的所述至少一个在其中心穿有孔。
22.按照权利要求21所述的实现复合结构的方法,其特征在于,两个基本结构中的至少一个包括至少一未穿透通道,所述通道通到两个基本结构中的所述一个的边缘。
23.按照权利要求1至6任一项所述的实现复合结构的方法,其特征在于,所述基本结构之间的装配通过蠕变层实现。
24.按照权利要求1至6任一项所述的实现复合结构的方法,其特征在于,在高于室温的温度下实现装配。
25.按照权利要求24所述的实现复合结构的方法,其特征在于,所述基本结构通过接触被加热的预成形件而被加热。
26.按照权利要求25所述的实现复合结构的方法,其特征在于,预成形件分别被加热到不同温度。
27.按照权利要求1至6任一项所述的实现复合结构的方法,其特征在于,所述方法还包括改变温度的工艺步骤,选择在所述两个连接面之间的切向应力状态差,以使得在所述工艺步骤期间,已装配结构内的应力保持低于一预定应力阀值。
28.按照权利要求27所述的实现复合结构的方法,其特征在于,所述工艺步骤为热处理步骤。
29.按照权利要求1至6任一项所述的实现复合结构的方法,其特征在于,所述方法在两个基本结构装配后,还包括将所述两个基本结构之一减薄为一薄膜的步骤,选择在所述两个连接面之间的切向应力状态差以使得所得到的薄膜内产生一给定水平的应力。
30.按照权利要求29所述的实现复合结构的方法,其特征在于,通过在装配薄膜和另一基本结构之前在该薄膜和所述另一基本结构的相应的两个连接面之间产生一切向应力状态差,来装配所述薄膜和另一基本结构,选择所述应力状态差以使得在对于装配条件的给定条件下在包括所述薄膜和所述另一基本结构的已装配结构中获得一预定应力状态。
31.按照权利要求1所述的实现复合结构的方法,其特征在于,所述方法还包括一外延生长步骤,用于在复合结构的一外表面上实现一种材料的外延膜(23),选择切向应力状态差以使得在外延温度下,所述外表面具有和所需材料的外延相容的晶格参数。
32.按照权利要求31所述的实现复合结构的方法,其特征在于,需要进行外延的基本结构为一薄膜(22),所述薄膜通过将装配后的所述结构减薄而获得。
33.按照权利要求31所述的实现复合结构的方法,其特征在于,所述方法还包括以下步骤:
——通过在装配之前在外延膜(23)和另一基本结构(25)的两个相应的连接面之间产生一切向应力状态差,通过所述两个相应的连接面将包括所述外延膜的复合结构装配到另一基本结构上,
——减薄所述复合结构,以露出外延膜(23)的一面,
——在被露出的外延膜的面上外延生长另外一种材料(26),
选择在待装配的两个相应的连接面之间的切向应力状态差,使得外延膜(23)的晶格参数与要外延生长的另外一种材料(26)的外延生长相容。
34.按照权利要求1至6任一项所述的实现复合结构的方法,其特征在于,它在受控环境中实现。
35.按照权利要求1至6任一项所述的实现复合结构的方法,其特征在于,它在氢环境中实现。
CN2003801054598A 2002-12-09 2003-12-04 通过装配受力结构实现一复合结构的方法 Expired - Lifetime CN1723543B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
FR02/15552 2002-12-09
FR0215552A FR2848337B1 (fr) 2002-12-09 2002-12-09 Procede de realisation d'une structure complexe par assemblage de structures contraintes
PCT/FR2003/003590 WO2004064132A1 (fr) 2002-12-09 2003-12-04 Procede de realisation d'une structure complexe par assemblage de structures contraintes

Publications (2)

Publication Number Publication Date
CN1723543A CN1723543A (zh) 2006-01-18
CN1723543B true CN1723543B (zh) 2010-04-28

Family

ID=32320124

Family Applications (1)

Application Number Title Priority Date Filing Date
CN2003801054598A Expired - Lifetime CN1723543B (zh) 2002-12-09 2003-12-04 通过装配受力结构实现一复合结构的方法

Country Status (12)

Country Link
US (1) US7550052B2 (zh)
EP (1) EP1570509B1 (zh)
JP (1) JP4778238B2 (zh)
KR (1) KR100989205B1 (zh)
CN (1) CN1723543B (zh)
AT (1) ATE421767T1 (zh)
AU (1) AU2003298413A1 (zh)
DE (1) DE60326004D1 (zh)
FR (1) FR2848337B1 (zh)
MY (1) MY138541A (zh)
TW (1) TWI342041B (zh)
WO (1) WO2004064132A1 (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105118789A (zh) * 2015-07-21 2015-12-02 宁波芯科电力半导体有限公司 一种晶闸管芯片的低温结合方法

Families Citing this family (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2773261B1 (fr) 1997-12-30 2000-01-28 Commissariat Energie Atomique Procede pour le transfert d'un film mince comportant une etape de creation d'inclusions
DE102004008699B3 (de) * 2004-02-23 2005-10-06 Süss Microtec Lithography Gmbh Verfahren und Vorrichtung zur Vorbehandlung der Oberflächen von zu bondenden Substraten
JP2008510315A (ja) 2004-08-18 2008-04-03 コーニング インコーポレイテッド 絶縁体上歪半導体構造及び絶縁体上歪半導体構造を作成する方法
US7262112B2 (en) 2005-06-27 2007-08-28 The Regents Of The University Of California Method for producing dislocation-free strained crystalline films
FR2889887B1 (fr) 2005-08-16 2007-11-09 Commissariat Energie Atomique Procede de report d'une couche mince sur un support
FR2891281B1 (fr) 2005-09-28 2007-12-28 Commissariat Energie Atomique Procede de fabrication d'un element en couches minces.
FR2910179B1 (fr) 2006-12-19 2009-03-13 Commissariat Energie Atomique PROCEDE DE FABRICATION DE COUCHES MINCES DE GaN PAR IMPLANTATION ET RECYCLAGE D'UN SUBSTRAT DE DEPART
KR101108709B1 (ko) * 2007-07-12 2012-01-30 삼성전자주식회사 반도체 장치 및 반도체 장치의 제조 방법
FR2947098A1 (fr) 2009-06-18 2010-12-24 Commissariat Energie Atomique Procede de transfert d'une couche mince sur un substrat cible ayant un coefficient de dilatation thermique different de celui de la couche mince
US8691663B2 (en) * 2009-11-06 2014-04-08 Alliance For Sustainable Energy, Llc Methods of manipulating stressed epistructures
FR2962594B1 (fr) * 2010-07-07 2012-08-31 Soitec Silicon On Insulator Procede de collage par adhesion moleculaire avec compensation de desalignement radial
DE102010046215B4 (de) * 2010-09-21 2019-01-03 Infineon Technologies Austria Ag Halbleiterkörper mit verspanntem Bereich, Elektronisches Bauelement und ein Verfahren zum Erzeugen des Halbleiterkörpers.
FR2965398B1 (fr) * 2010-09-23 2012-10-12 Soitec Silicon On Insulator Procédé de collage par adhésion moléculaire avec réduction de desalignement de type overlay
US20130175671A1 (en) * 2010-09-30 2013-07-11 Freescale Semiconductor, Inc. Methods for processing a semiconductor wafer, a semiconductor wafer and a semiconductor device
JP5853389B2 (ja) * 2011-03-28 2016-02-09 ソニー株式会社 半導体装置及び半導体装置の製造方法。
KR101912928B1 (ko) * 2011-05-06 2018-10-29 이리듐 메디칼 테크놀로지 컴퍼니 리미티드 비평면 집적 회로 디바이스
FR2985370A1 (fr) * 2011-12-29 2013-07-05 Commissariat Energie Atomique Procede de fabrication d'une structure multicouche sur un support
FR2996052B1 (fr) * 2012-09-27 2015-12-04 Soitec Silicon On Insulator Procede de collage par adhesion moleculaire
FR2997554B1 (fr) * 2012-10-31 2016-04-08 Soitec Silicon On Insulator Procede de modification d'un etat de contrainte initial d'une couche active vers un etat de contrainte final
WO2014191033A1 (de) 2013-05-29 2014-12-04 Ev Group E. Thallner Gmbh Vorrichtung und verfahren zum bonden von substraten
US9412706B1 (en) * 2015-01-29 2016-08-09 Micron Technology, Inc. Engineered carrier wafers
JP6437404B2 (ja) 2015-09-09 2018-12-12 東芝メモリ株式会社 半導体装置の製造方法
JP6810584B2 (ja) * 2016-11-30 2021-01-06 タツモ株式会社 貼合装置
CN110168711B (zh) * 2017-09-21 2024-02-13 Ev 集团 E·索尔纳有限责任公司 接合基板的装置和方法
JP2019186265A (ja) * 2018-04-03 2019-10-24 東京エレクトロン株式会社 基板処理システム、基板処理方法、プログラム及びコンピュータ記憶媒体
CN109455665B (zh) * 2018-10-22 2020-07-28 清华大学 一种非光刻的介观尺度结构力学组装成型方法
JP7264983B2 (ja) * 2019-07-02 2023-04-25 エーファウ・グループ・エー・タルナー・ゲーエムベーハー 基板をボンディングする装置および方法
TWI786408B (zh) * 2020-05-28 2022-12-11 環球晶圓股份有限公司 晶圓承載台及晶圓鑲埋結構的形成方法
CN112248607B (zh) * 2020-09-30 2022-10-28 昆山国显光电有限公司 一种贴合装置及贴合方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4832253A (en) * 1987-04-03 1989-05-23 Bbc Brown Boveri Ag Method for manufacturing a laminar bond and apparatus for conducting the method
EP0383391A1 (en) * 1989-02-17 1990-08-22 Koninklijke Philips Electronics N.V. Method of connecting two objects together, for example a slice of an insulating material to a slice of a semiconductor material
EP0410679A1 (en) * 1989-07-25 1991-01-30 Shin-Etsu Handotai Company Limited Method for preparing a substrate for forming semiconductor devices
US5131968A (en) * 1990-07-31 1992-07-21 Motorola, Inc. Gradient chuck method for wafer bonding employing a convex pressure
EP0895282A2 (en) * 1997-07-30 1999-02-03 Canon Kabushiki Kaisha Method of preparing a SOI substrate by using a bonding process, and SOI substrate produced by the same
FR2789518A1 (fr) * 1999-02-10 2000-08-11 Commissariat Energie Atomique Structure multicouche a contraintes internes controlees et procede de realisation d'une telle structure

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6051700A (ja) * 1983-08-31 1985-03-23 Toshiba Corp シリコン結晶体の接合方法
US4752180A (en) * 1985-02-14 1988-06-21 Kabushiki Kaisha Toshiba Method and apparatus for handling semiconductor wafers
US4830984A (en) * 1987-08-19 1989-05-16 Texas Instruments Incorporated Method for heteroepitaxial growth using tensioning layer on rear substrate surface
JP2589994B2 (ja) * 1987-12-24 1997-03-12 富士通株式会社 ウェーハの接着方法
US4939101A (en) * 1988-09-06 1990-07-03 General Electric Company Method of making direct bonded wafers having a void free interface
JPH0744135B2 (ja) * 1989-08-28 1995-05-15 株式会社東芝 半導体基板の接着方法及び接着装置
US5478782A (en) * 1992-05-25 1995-12-26 Sony Corporation Method bonding for production of SOI transistor device
US5632841A (en) * 1995-04-04 1997-05-27 The United States Of America As Represented By The Administrator Of The National Aeronautics And Space Administration Thin layer composite unimorph ferroelectric driver and sensor
JP4623451B2 (ja) * 1997-07-30 2011-02-02 忠弘 大見 半導体基板及びその作製方法
JPH11169917A (ja) 1997-12-10 1999-06-29 Nippon Steel Corp 圧延用クーラント油清浄化装置
FR2848336B1 (fr) * 2002-12-09 2005-10-28 Commissariat Energie Atomique Procede de realisation d'une structure contrainte destinee a etre dissociee

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4832253A (en) * 1987-04-03 1989-05-23 Bbc Brown Boveri Ag Method for manufacturing a laminar bond and apparatus for conducting the method
EP0383391A1 (en) * 1989-02-17 1990-08-22 Koninklijke Philips Electronics N.V. Method of connecting two objects together, for example a slice of an insulating material to a slice of a semiconductor material
EP0410679A1 (en) * 1989-07-25 1991-01-30 Shin-Etsu Handotai Company Limited Method for preparing a substrate for forming semiconductor devices
US5131968A (en) * 1990-07-31 1992-07-21 Motorola, Inc. Gradient chuck method for wafer bonding employing a convex pressure
EP0895282A2 (en) * 1997-07-30 1999-02-03 Canon Kabushiki Kaisha Method of preparing a SOI substrate by using a bonding process, and SOI substrate produced by the same
FR2789518A1 (fr) * 1999-02-10 2000-08-11 Commissariat Energie Atomique Structure multicouche a contraintes internes controlees et procede de realisation d'une telle structure

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105118789A (zh) * 2015-07-21 2015-12-02 宁波芯科电力半导体有限公司 一种晶闸管芯片的低温结合方法
CN105118789B (zh) * 2015-07-21 2018-04-24 宁波芯科电力半导体有限公司 一种晶闸管芯片的低温结合方法

Also Published As

Publication number Publication date
CN1723543A (zh) 2006-01-18
JP4778238B2 (ja) 2011-09-21
FR2848337B1 (fr) 2005-09-09
US7550052B2 (en) 2009-06-23
KR100989205B1 (ko) 2010-10-20
US20060141742A1 (en) 2006-06-29
DE60326004D1 (de) 2009-03-12
EP1570509A1 (fr) 2005-09-07
MY138541A (en) 2009-06-30
KR20050084192A (ko) 2005-08-26
WO2004064132A1 (fr) 2004-07-29
FR2848337A1 (fr) 2004-06-11
EP1570509B1 (fr) 2009-01-21
JP2006509376A (ja) 2006-03-16
AU2003298413A1 (en) 2004-08-10
TW200418102A (en) 2004-09-16
ATE421767T1 (de) 2009-02-15
WO2004064132A8 (fr) 2004-09-16
TWI342041B (en) 2011-05-11

Similar Documents

Publication Publication Date Title
CN1723543B (zh) 通过装配受力结构实现一复合结构的方法
US6602613B1 (en) Heterointegration of materials using deposition and bonding
US7390724B2 (en) Method and system for lattice space engineering
US7740735B2 (en) Tools and methods for disuniting semiconductor wafers
US6756285B1 (en) Multilayer structure with controlled internal stresses and making same
TWI251274B (en) Process for transferring thin semiconductor layers and process for obtaining a donor wafer for such a transfer process
US7595499B2 (en) Method and system for fabricating strained layers for the manufacture of integrated circuits
US6328796B1 (en) Single-crystal material on non-single-crystalline substrate
US5993677A (en) Process for transferring a thin film from an initial substrate onto a final substrate
JP4943656B2 (ja) 分離されるよう構成された応力下での構造体の製造方法
US20110201177A1 (en) Method in the microelectronics fields of forming a monocrystalline layer
US20090120568A1 (en) Method of transferring a thin film onto a support
TWI552205B (zh) 用以形成薄層體之方法與裝置
TW201411741A (zh) 以更佳效能應用單晶材料之類底材
TWI310212B (en) Substrate assembly for stressed systems
US7264996B2 (en) Method for separating wafers bonded together to form a stacked structure
US20230075685A1 (en) Method for manufacturing a film on a flexible sheet
JP2751261B2 (ja) 半導体基体の張り合わせ方法
JPH0613456A (ja) 半導体装置の製造方法
CN110234800B (zh) 制造六方晶体结构的二维膜的方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
CX01 Expiry of patent term
CX01 Expiry of patent term

Granted publication date: 20100428