CN1716178A - 一种补码乘法处理方法 - Google Patents

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Abstract

本发明公开了一种补码乘法处理方法，该方法将参加补码运算补码A和补码B送入乘法器相乘，得到结果AB，后将补码A的低a－1位和补码B的符号位y送到选择器，结果为yA；同时补码B的低b－1位和补码A的符号位x送到选择器，结果为Xb，将yA和xB分别送入加法器11中的“加数1”端和“加数2”端，对“加数1”的低b位置0，对“加数2”的低a位置0，从而得到加法运算的结果为2byA+2axB；然后将结果AB与结果2byA+2axB送入加法器12进行减法运算，得到R＝AB－(2byAa－1+2axBb－1)。使用本发明提供的方法，与常规技术相比可节省一个加法器，从而使得设计的产品的面积变小，功耗降低，成本降低，且计算速度得到提高。

Description

一种补码乘法处理方法
技术领域
本发明涉及集成电路设计和补码乘法运算领域，特别地，涉及一种补码乘法处理方法。
背景技术
在集成电路设计过程中，人们经常会遇到两个补码相乘得到补码的乘法运算。而补码和补码相乘无法直接得到补码结果，所以通常会采用附图1的方法，先将两个补码换算到原码，然后两个原码相乘，再将所乘结果换算回补码，得到最终结果。
因为补码原码之间转换是一个取反加一的过程。所以这种乘法结构将会消耗3个加法器和一个乘法器，消耗器件比较大，特别是乘法运算量大的情况下，产品的面积和成本相应较高，计算速度也较慢。
发明内容
本发明针对现有技术的不足，提供了一种补码乘法处理方法；应用该方法，可以节省一个加法器。在芯片设计中，特别是乘法运算量大的情况下，可极大地节约器件。
本发明解决其技术问题所采用的技术方案是：一种补码乘法处理方法，参加补码运算的两个数分别为补码A和补码B，步骤如下：
(1)将补码A和补码B送入乘法器，相乘得到AB；
(2)将补码A的低a-1位和补码B的符号位y送到选择器，结果为yA；同时补码B的低b-1位和补码A的符号位x送到选择器，结果为xB；
(3)将yA和xB分别送入加法器中的“加数1”端和“加数2”端，对“加数1”的低b位置0，对“加数2”的低a位置0，加法运算的结果为2byA+2axB；
(4)将所述步骤(1)的结果AB与所述步骤(3)的结果2byA+2axB送入加法器进行减法运算，结得到R＝AB-(2byAa-1+2axBb-1)。
进一步地，所述补码A和补码B相同时，所述步骤(2)具体为补码A的低k-1位和补码B的符号位y送到选择器，结果为yAk-1；同时补码B的低b-1位和补码A的符号位x送到选择器，结果为xBk-1，所述步骤(3)具体为把yAk-1和xBk-1送入加法器，得到结果yAk-1+xBk-1；所述步骤(4)具体为将所述步骤(1)的结果AB和所述步骤(2)的结果yAk-1+xBk-1送入加法器进行减法运算，其中yAk-1+xBk-1所对应的加数端的低k位补0，这样得到最终结果R＝AB-2k(yAk-1+xBk-1)。
本发明的有益效果是，在芯片设计中为实现乘法补码运算，使用本发明提供的方法，可节省一个加法器，从而使得设计的产品的面积变小，功耗降低，成本降低，且计算速度得到提高。
附图说明
图1是现有常用补码相乘方法示意图；
图2是本发明的补码乘法处理方法示意图；
图3是本发明的补码乘法处理方法在当两乘数的位数相同时的示意图。
具体实施方式
下面结合附图和实施例对本发明作进一步说明，本发明的目的和效果将更加明显。
在集成电路设计过程中，我们经常会遇到两个补码相乘得到补码的乘法运算。而补码和补码相乘无法直接得到补码结果，所以现在通常会采用图1所示的方法，先将两个补码换算到原码，然后两个原码相乘，再将所乘结果换算回补码，得到最终结果。因为补码原码之间转换是一个取反加一过程。所以补码原码之间转换需要加法器，原码相乘需要乘法器，这种实现方法将会消耗3个加法器和一个乘法器，消耗器件比较大，产品的面积和成本相应较高，计算速度也较慢。
本发明提供了一种新的方法来实现补码的乘法运算，这种实现方法可节省一个加法器，从而使得设计的产品的面积变小，功耗降低，成本降低，且计算速度得到提高。在芯片设计中，特别是乘法运算量大的情况下，在器件消耗量的节约上是非常可观的。
本发明的补码乘法处理方法如下：
如图2所示，参加补码运算的两个数是A和B，补码乘法运算结果是R，A的位数是a，B的位数是b，R是m位数，A的符号位为x(当A为负数时x＝1，否则为0)，B的符号位为y(当B为负数时y＝1，否则为0)，A的有效位即低a-1位为Aa-1，B的有效位即低b-1位为Bb-1，那么按照公式R＝AB-(2byAa-1+2axBb-1)就可以实现补码乘法运算。
本发明的补码乘法处理方法具体步骤如下：
(1)将补码A和补码B送入乘法器11，相乘得到AB，这里消耗一个乘法器；
(2)将补码A的低a-1位和补码B的符号位y送到选择器11，结果为yA；同时补码B的低b-1位和补码A的符号位x送到选择器12，结果为xB，这里消耗两个选择器；
(3)yA和xB分别送入加法器11中的“加数1”端和“加数2”端，对“加数1”的低b位置0，对“加数2”的低a位置0，加法运算的结果为2byA+2axB，这里只消耗一个加法器；
(4)第(1)步的结果AB与第(3)步的结果2byA+2axB送入加法器12进行减法运算，结果就是R＝AB-(2byAa-1+2axBb-1)，这里要消耗一个加法器。
从上面所述，共消耗两个加法器，一个乘法器和两个选择器，由于选择器电路非常简单，这两个选择器对芯片面积和成本等的影响远远小于一个加法器的影响，因此与原有补码乘法运算实现方法比较少了一个加法器。
特别地，当参加补码运算的两个数A和B的位数相同时，补码乘法运算可以优化成如图3的结构。公式为R＝AB-2k(yAk-1+xBk-1)，其中k为A和B的位数。
(1)将补码A和补码B送入乘法器21，相乘得到AB，这里消耗一个乘法器；
(2)将补码A的低k-1位和补码B的符号位y送到选择器21，结果为yAk-1；同时补码B的低b-1位和补码A的符号位x送到选择器22，结果为xBk-1，然后把yAk-1和xBk-1送入加法器21，得到结果yAk-1+xBk-1，这里消耗两个选择器和一个加法器；
(3)将第(1)步的结果AB和第(2)步的结果yAk-1+xBk-1送入加法器22进行减法运算，其中yAk-1+xBk-1所对应的加数端的低k位补0，这样得到最终结果R＝AB-2k(yAk-1+xBk-1)，这里要消耗一个加法器22。这里的加法器22位数可以比通用加法器11中的加法位数小，进而芯片面积可以更加减少。
下面证明公式R＝AB-(2byAa-1+2axBb-1)的正确性。
如图2所示，假设参加补码运算的两个数是A和B，补码乘法运算结果是R，A的位数是a，B的位数是b，R是m位数，A的符号位为x(当A为负数时x＝1，否则为0)，B的符号位为y(当B为负数时y＝1，否则为0)，A的有效位即低a-1位为Aa-1，B的有效位即低b-1位为Bb-1，那么
R＝[x(2m-a+1-1)×2a+A]×[y(2m-b+1-1)×2b+B]
＝[2m+1x-2ax+A]×[2m+1y-2by+B]
＝[0-2ax+A]×[0-2by+B]
＝2a+b xy-2byA-2axB+AB
＝-2byA-2axB+AB
＝AB-(2byA+2axB)
＝AB-[2by(2a-1x+Aa-1)+2ax(2b-1y+Bb-1)]
＝AB-(2byAa-1+2ax Bb-1)-2a+bxy
＝AB-(2byAa-1+2axBb-1)
式中，[2m+1x-2ax+A]×[2m+1y-2by+B]＝[0-2ax+A]×[0-2by+B]是因为运算结果R的总位数只有m位，所以2m+1x和2m+1y等价于0。
式中，2a+bxy-2byA-2axB+AB＝-2byA-2axB+AB是因为两数相乘，两乘数的位数总和必定大于乘积的位数，所以a+b≥m，进而2a+bxy等价于0。

Claims (2)

1.一种补码乘法处理方法，其特征在于，参加补码运算的两个数分别为补码A和补码B，步骤如下：
(1)将补码A和补码B送入乘法器(11)，相乘得到AB。
(2)将补码A的低a-1位和补码B的符号位y送到选择器(11)，结果为yA；同时将补码B的低b-1位和补码A的符号位x送到选择器(12)，结果为xB。
(3)将yA和xB分别送入所述加法器(11)中的“加数1”端和“加数2”端，对“加数1”的低b位置0，对“加数2”的低a位置0，加法运算的结果为2byA+2axB。
(4)将所述步骤(1)的结果AB与所述步骤(3)的结果2byA+2axB送入加法器(12)进行减法运算，得到R＝AB-(2byAa-1+2axBb-1)。
2.根据权利要求1所述的一种补码乘法处理方法，其特征在于，所述补码A和补码B相同时，所述步骤(2)具体为将补码A的低k-1位和补码B的符号位y送到选择器(21)，结果为yAk-1；同时将补码B的低b-1位和补码A的符号位x送到选择器(22)，结果为xBk-1，所述步骤(3)具体为把yAk-1和xBk-1送入加法器(21)，得到结果yAk-1+xBk-1；所述步骤(4)具体为将所述步骤(1)的结果AB和所述步骤(2)的结果yAk-1+xBk-1送入加法器(22)进行减法运算，其中yAk-1+xBk-1所对应的加数端的低k位补0，得到最终结果R＝AB-2k(yAk-1+xBk-1)。
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