CN104202053B - 一种快速n位原码到补码的转换装置和转换方法 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 117
- 230000000295 complement effect Effects 0.000 title claims abstract description 28
- 238000006243 chemical reaction Methods 0.000 claims abstract description 22
- 229910044991 metal oxide Inorganic materials 0.000 abstract 1
- 150000004706 metal oxides Chemical class 0.000 abstract 1
- 239000004065 semiconductor Substances 0.000 abstract 1
- 230000005611 electricity Effects 0.000 description 3
- 230000009286 beneficial effect Effects 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
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Abstract
本发明公开了一种快速n位原码到补码的转换装置和转换方法,该转换装置分成判断电路、处理电路和符号产生电路三部分,通过判断电路产生取反判断信号,再通过处理电路转换;其实现的原码到补码转换的逻辑深度为2,最大负载为n‑1个NMOS。本发明简单易行,无需使用加法,避免大延迟产生,转换电路逻辑深度小,负载少,在版图布局时布局简单。
Description
技术领域
本发明涉及计算机领域,尤其涉及一种快速n位原码到补码的转换装置和转换方法。
背景技术
原码是一种计算机中对数字的二进制定点表示方法;原码表示法在数值前面增加了一位符号位(即最高位),正数该位为0,负数该位为1,其余位表示数值的大小。原码表示法简单易懂,时常作为外围硬件电路的输入信号,但是原码却不能直接参加运算。
在计算机系统中,数值一律采用补码来表示和存储,其原因在于,使用补码,可以将符号位和数值位统一处理,加法和减法统一处理。
另一方面,补码与原码的相互转换,其运算过程是相同的,不需要额外的硬件电路。
因此,设计原码到补码转换的电路便十分必要。
根据原码和补码的定义,对于正数而言,补码与原码相同;对于负数而言,补码通过保留符号位不变,数值位各位取反,最后整个数加一,完成原码到补码的运算。
从定义角度而言,完成原码到补码的运算,需要完成两步关键操作。第一步,判断原码是正数还是负数;第二步,对负数反码加一。在一些特定的情况下,实现判断正负数,取反,再加一的整个过程消耗的时间是难以接受的。
由此,设计快速原码到补码运算便十分必要。
发明内容
本发明所要解决的技术问题是针对背景技术的缺陷,提供一种快速n位原码到补码的转换装置和转换方法。
本发明为解决上述技术问题采用以下技术方案:
一种快速n位原码到补码的转换装置,其中,n为大于等于3的整数,
当n等于3时,包含1个2级判断电路、1个处理电路,1个符号产生电路、3位输入端口B1…B3和3位输出端口C1…C3;
当n等于4时,包含1个2级判断电路、1个3级判断电路、2个处理电路,1个符号产生电路、4位输入端口B1…B4和4位输出端口C1…C4;
当n大于等于5时,包含1个2级判断电路,1个3级判断电路,…,1个n-1级判断电路,n-2个处理电路,1个符号产生电路、n位输入端口B1…Bn和n位输出端口C1…Cn;
所述输入端口B1输入信号至输出端口C1;
对于任意大于等于2且小于等于n-1的整数m,m级判断电路包含一个判断PMOS、一个判断反相器、正相输出端口J_P,负相输出端口J_N和m个判断NMOS,所述判断PMOS栅极接地、源极接工作电压、漏极接正相输出端口J_P,所述m个判断NMOS中m-1个判断NMOS的漏极均与正相输出端口J_P相连、栅极依次与输入端口B1…Bm-1相连、源极均与另一个判断NMOS的漏极相连,另一个判断NMOS的栅极与输入端口Bm相连、源极接地,所述判断反相器的输入端与正相输出端口J_P相连、输出端与负相输出端口J_N相连;
所述处理电路包含第一至第三处理输入端口、处理输出端口、处理反相器、第一至第四处理PMOS以及第一至第四处理NMOS,其中:
所述第一处理PMOS源极接工作电压、漏极与第三处理PMOS的源极相连、栅极与第一处理输入端口相连;
所述第二处理PMOS源极接工作电压、漏极与第四处理PMOS的源极相连、栅极与处理反相器的输出端相连,所述处理反相器的输入端与第一处理输入端口相连;
所述第三处理PMOS的栅极与第二处理输入端口相连、漏极与处理输出端口相连;
所述第四处理PMOS的栅极与第三处理输入端口相连、漏极与处理输出端口相连;
所述第一处理NMOS的漏极与处理输出端口相连、栅极与第三处理输入端口相连、源极与第三处理NMOS的漏极相连;
所述第二处理NMOS的漏极与处理输出端口相连、栅极与理反相器的输出端相连、源极与第四处理NMOS的漏极相连;
所述第三处理NMOS的栅极与第二处理输入端口相连、源极接地;
所述第四处理NMOS的栅极与第一处理输入端口相连、源极接地;
所述第三处理NMOS的漏极与第四处理NMOS的漏极相连;
对于任意大于等于2且小于等于n-1的整数m,m级判断电路均与一个处理电路相连,所述处理电路的第一处理输入端口与输入端口Bm相连、第二处理输入端口与m级判断电路的负相输出端口J_N相连、第三处理输入端口与m级判断电路的正相输出端口J_P相连、处理输出端口与输出端口Cm相连;
所述符号产生电路包含一个符号PMOS、一个符号反相器和n个符号NMOS,所述符号PMOS栅极接地、源极接工作电压、漏极接符号反相器的输入端,所述符号反相器的输出端与输出端口Cn相连,所述n个符号NMOS中n-1个符号NMOS的漏极均与符号反相器的输入端相连、栅极依次与输入端口B1…Bn-1相连、源极均与另一个符号NMOS的漏极相连,所述另一个符号NMOS的源极接地、栅极与输入端口Bn相连。
本发明还公开了一种快速n位原码到补码的转换方法,包含以下步骤:
步骤1), 除符号位外,从所述n位源码的最低位开始寻找第一个逻辑值为1的原码;
步骤2), 若符号位为1,将最低位至所述第一个逻辑值为1的原码判定为不反相,将所述第一个逻辑值为1的原码至除符号位以外的最高位判定为反相;若符号位为0,则所有原码判定为不反相;
步骤3), 对判定为反相的原码进行取反,完成原码到补码的转换。
本发明采用以上技术方案与现有技术相比,具有以下技术效果:
1. 简单易行,无需使用加法;
2. 避免大延迟产生,转换电路逻辑深度小,负载少;
3.在版图布局时布局简单。
附图说明
图1是本发明的结构示意图;
图2是n级判断电路的结构示意图;
图3是处理电路的结构示意图;
图4是符号产生电路的结构示意图。
具体实施方式
下面结合附图对本发明的技术方案做进一步的详细说明:
如图1所示,本发明提供了一种快速n位原码到补码的转换装置,其中,n为大于等于3的整数,
当n等于3时,包含1个2级判断电路、1个处理电路,1个符号产生电路、3位输入端口B1…B3和3位输出端口C1…C3;
当n等于4时,包含1个2级判断电路、1个3级判断电路、2个处理电路,1个符号产生电路、4位输入端口B1…B4和4位输出端口C1…C4;
当n大于等于5时,包含1个2级判断电路,1个3级判断电路,…,1个n-1级判断电路,n-2个处理电路,1个符号产生电路、n位输入端口B1…Bn和n位输出端口C1…Cn;
所述输入端口B1输入信号至输出端口C1;
如图2所示,对于任意大于等于2且小于等于n-1的整数m,m级判断电路包含一个判断PMOS、一个判断反相器、正相输出端口J_P,负相输出端口J_N和m个判断NMOS,所述判断PMOS栅极接地、源极接工作电压、漏极接正相输出端口J_P,所述m个判断NMOS中m-1个判断NMOS的漏极均与正相输出端口J_P相连、栅极依次与输入端口B1…Bm-1相连、源极均与另一个判断NMOS的漏极相连,另一个判断NMOS的栅极与输入端口Bm相连、源极接地,所述判断反相器的输入端与正相输出端口J_P相连、输出端与负相输出端口J_N相连;
如图3所示,所述处理电路包含第一至第三处理输入端口、处理输出端口、处理反相器、第一至第四处理PMOS以及第一至第四处理NMOS,其中:
所述第一处理PMOS源极接工作电压、漏极与第三处理PMOS的源极相连、栅极与第一处理输入端口相连;
所述第二处理PMOS源极接工作电压、漏极与第四处理PMOS的源极相连、栅极与处理反相器的输出端相连,所述处理反相器的输入端与第一处理输入端口相连;
所述第三处理PMOS的栅极与第二处理输入端口相连、漏极与处理输出端口相连;
所述第四处理PMOS的栅极与第三处理输入端口相连、漏极与处理输出端口相连;
所述第一处理NMOS的漏极与处理输出端口相连、栅极与第三处理输入端口相连、源极与第三处理NMOS的漏极相连;
所述第二处理NMOS的漏极与处理输出端口相连、栅极与处理反相器的输出端相连、源极与第四处理NMOS的漏极相连;
所述第三处理NMOS的栅极与第二处理输入端口相连、源极接地;
所述第四处理NMOS的栅极与第一处理输入端口相连、源极接地;
所述第三处理NMOS的漏极与第四处理NMOS的漏极相连;
对于任意大于等于2且小于等于n-1的整数m,m级判断电路均与一个处理电路相连,所述处理电路的第一处理输入端口与输入端口Bm相连、第二处理输入端口与m级判断电路的负相输出端口J_N相连、第三处理输入端口与m级判断电路的正相输出端口J_P相连、处理输出端口与输出端口Cm相连;
如图4所示,所述符号产生电路包含一个符号PMOS、一个符号反相器和n个符号NMOS,所述符号PMOS栅极接地、源极接工作电压、漏极接符号反相器的输入端,所述符号反相器的输出端与输出端口Cn相连,所述n个符号NMOS中n-1个符号NMOS的漏极均与符号反相器的输入端相连、栅极依次与输入端口B1…Bn-1相连、源极均与另一个符号NMOS的漏极相连,所述另一个符号NMOS的源极接地、栅极与输入端口Bn相连。
本发明还公开了一种快速n位原码到补码的转换方法,包含以下步骤:
步骤1), 除符号位外,从所述n位源码的最低位开始寻找第一个逻辑值为1的原码;
步骤2), 若符号位为1,将最低位至所述第一个逻辑值为1的原码判定为不反相,将所述第一个逻辑值为1的原码至除符号位以外的最高位判定为反相;若符号位为0,则所有原码判定为不反相;
步骤3), 对判定为反相的原码进行取反,完成原码到补码的转换。
以n=8为例,4位原码1001_1100到补码的转换具体步骤如下:
1、除符号位外,从最低位开始,第一个原码为1的位数为第3位;
2、符号位为1,第1位至第3位判定为不反相,第4位至第7位判定为反相;
3、第1位至第3位不反相,输出为100,第4位至第7位反相,输出为1100;
4、完成转换,最后输出补码1110_0100;
应用上述生成方法,可以快速实现n位原码到补码转换。
以上所述的具体实施方式,对本发明的目的、技术方案和有益效果进行了进一步详细说明,所应理解的是,以上所述仅为本发明的具体实施方式而已,并不用于限制本发明,凡在本发明的精神和原则之内,所做的任何修改、等同替换、改进等,均应包含在本发明的保护范围之内。
Claims (2)
1.一种快速n位原码到补码的转换装置,其特征在于,n为大于等于3的整数,
当n等于3时,包含1个2级判断电路、1个处理电路,1个符号产生电路、3位输入端口B1…B3和3位输出端口C1…C3;
当n等于4时,包含1个2级判断电路、1个3级判断电路、2个处理电路,1个符号产生电路、4位输入端口B1…B4和4位输出端口C1…C4;
当n大于等于5时,包含1个2级判断电路,1个3级判断电路,…,1个n-1级判断电路,n-2个处理电路,1个符号产生电路、n位输入端口B1…Bn和n位输出端口C1…Cn;
所述输入端口B1输入信号至输出端口C1;
对于任意大于等于2且小于等于n-1的整数m,m级判断电路包含一个判断PMOS、一个判断反相器、正相输出端口J_P,负相输出端口J_N和m个判断NMOS,所述判断PMOS栅极接地、源极接工作电压、漏极接正相输出端口J_P,所述m个判断NMOS中m-1个判断NMOS的漏极均与正相输出端口J_P相连、栅极依次与输入端口B1…Bm-1相连、源极均与另一个判断NMOS的漏极相连,另一个判断NMOS的栅极与输入端口Bm相连、源极接地,所述判断反相器的输入端与正相输出端口J_P相连、输出端与负相输出端口J_N相连;
所述处理电路包含第一至第三处理输入端口、处理输出端口、处理反相器、第一至第四处理PMOS以及第一至第四处理NMOS,其中:
所述第一处理PMOS源极接工作电压、漏极与第三处理PMOS的源极相连、栅极与第一处理输入端口相连;
所述第二处理PMOS源极接工作电压、漏极与第四处理PMOS的源极相连、栅极与处理反相器的输出端相连,所述处理反相器的输入端与第一处理输入端口相连;
所述第三处理PMOS的栅极与第二处理输入端口相连、漏极与处理输出端口相连;
所述第四处理PMOS的栅极与第三处理输入端口相连、漏极与处理输出端口相连;
所述第一处理NMOS的漏极与处理输出端口相连、栅极与第三处理输入端口相连、源极与第三处理NMOS的漏极相连;
所述第二处理NMOS的漏极与处理输出端口相连、栅极与处理反相器的输出端相连、源极与第四处理NMOS的漏极相连;
所述第三处理NMOS的栅极与第二处理输入端口相连、源极接地;
所述第四处理NMOS的栅极与第一处理输入端口相连、源极接地;
所述第三处理NMOS的漏极与第四处理NMOS的漏极相连;
对于任意大于等于2且小于等于n-1的整数m,m级判断电路均与一个处理电路相连,所述处理电路的第一处理输入端口与输入端口Bm相连、第二处理输入端口与m级判断电路的负相输出端口J_N相连、第三处理输入端口与m级判断电路的正相输出端口J_P相连、处理输出端口与输出端口Cm相连;
所述符号产生电路包含一个符号PMOS、一个符号反相器和n个符号NMOS,所述符号PMOS栅极接地、源极接工作电压、漏极接符号反相器的输入端,所述符号反相器的输出端与输出端口Cn相连,所述n个符号NMOS中n-1个符号NMOS的漏极均与符号反相器的输入端相连、栅极依次与输入端口B1…Bn-1相连、源极均与另一个符号NMOS的漏极相连,所述另一个符号NMOS的源极接地、栅极与输入端口Bn相连。
2.基于权利要求1所述的一种快速n位原码到补码的转换装置的转换方法,其特征在于,包含以下步骤:
步骤1), 除符号位外,从所述n位源码的最低位开始寻找第一个逻辑值为1的原码;
步骤2), 若符号位为1,将最低位至所述第一个逻辑值为1的原码判定为不反相,将所述第一个逻辑值为1的原码至除符号位以外的最高位判定为反相;若符号位为0,则所有原码判定为不反相;
步骤3), 对判定为反相的原码进行取反,完成原码到补码的转换。
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Application Number | Priority Date | Filing Date | Title |
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---|---|---|---|---|
CN112350716B (zh) * | 2020-11-27 | 2023-08-04 | 中科南京智能技术研究院 | 一种补码运算方法及装置、补码运算装置的运算方法 |
CN113961506B (zh) * | 2021-10-19 | 2023-08-29 | 海飞科(南京)信息技术有限公司 | 加速器和电子装置 |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3941990A (en) * | 1972-12-29 | 1976-03-02 | Compagnie Industrielle Des Telecommunications Cit-Alcatel | Series type adder for adding plural binary numbers |
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PB01 | Publication | ||
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