CN102195655A - 一种准循环ldpc译码器及译码方法 - Google Patents

Abstract

一种准循环LDPC译码器及译码方法，属移动通信信道编码领域。译码器包括变量节点处理组、校验节点处理组和存储器组；该方法为：(1)初始化；(2)节点消息更新；(3)译码判决；(4)迭代结束条件判定。本发明在同样的硬件复杂度下，但却能达到更快的收敛速度。因此译码需要的时间短，对信号的处理速度快，并且具有很强的灵活性，根据硬件资源和运行速度的不同需求可以灵活配置。

Description

一种准循环LDPC译码器及译码方法

技术领域

本发明涉及一种准循环LDPC译码器及译码方法，属移动通信信道编码领域。

背景技术

随着多媒体和宽带移动通信业务的广泛展开，无线通信系统对传输速度和可靠性提出了更高的要求。LDPC码作为一种比较强大的信道纠错编码方式，可以提供很高的传输可靠性。现在LDPC码已经被应用于许多标准中，如IEEE 802.16e(WiMax)，IEEE802.11n(Wi-Fi)等，属于4G的关键技术。目前对于LDPC码的理论研究已经趋于成熟，无论是国际还是国内都把研究重点放在了编译码器的实现上，研究的焦点为如何在现有器件条件下尽可能的增加编译码的效率。

LDPC(Low Density Parity Check，低密度奇偶校验)码是一种基于低密度校验矩阵的线性分组码，由Gallager于1962年提出。在采用置信传播(Belief Propagation，BP)译码的条件下，LDPC码可以达到接近香农极限的优良性能。现在硬件实现上多采用最小和译码算法。最小和译码是BP译码的简化，在大大降低实现复杂度的基础上，性能稍有损耗。

准循环LDPC码，是指LDPC码的校验矩阵是准循环的。这种校验矩阵由多个子矩阵构成。每一个子矩阵只可能是下面三种矩阵之一：零矩阵、单位矩阵和单位矩阵循环移位后得到的矩阵。这种校验矩阵结构可以用移位寄存器来实现编码，编码器复杂度大大降低。而且在存储校验矩阵时，只需要存储校验矩阵中每一个子矩阵的位置和移位数，这样可以节省大量存储空间，所以在实际系统中应用广泛。

目前，LDPC最小和译码器结构可以分为全串行结构、全并行结构和部分并行结构三种。全串行结构的译码器通过重复使用一个变量处理单元或校验处理单元来完成译码。显然这种结构下译码器占用的资源最少，但缺点是译码速度很慢。全并行译码器需要大量的变量处理单元和校验处理单元，来保证所有的变量节点和校验节点同时进行信息更新。其译码速度非常快，但是需要消耗太多的硬件资源，所以只适用于码长很短的时候。而部分并行译码器是硬件资源和运行速度的折中。申请号为200710092476.2、发明名称为《基于流水线工作方式的LDPC码译码器》的专利即属于此列。

但是在普通的部分并行译码器中，产生的中间消息只是储存，等待下一个步骤使用，并没有得到充分利用。而本专利中提到的洗牌最小和译码算法可以充分利用已经更新的中间消息。这样就可以加快译码的收敛速度，即需要比较少的迭代次数就能达到比较低的错误概率，且不会增加硬件复杂度。本发明中提出了基于此译码算法的译码器结构，并且通过仿真证明了此算法的优良性能。

发明内容

针对背景技术中所述的缺陷和不足，以充分利用部分并行结构译码器译码过程中产生的中间消息，本发明提出了一种准循环LDPC译码器及译码方法，即采用洗牌最小和译码算法的准循环LDPC译码器结构。与一般的最小和部分并行结构译码器相比，这种译码器具有译码收敛速度快的优点，即达到同样的误码性能，需要的迭代次数少；或者说在同样迭代次数条件下，可达到比较低的误码率。

本发明的技术方案如下：

一种用准循环LDPC译码器进行洗牌最小和译码算法的方法，设此准循环LDPC码是用一个M×N维的校验矩阵H描述的，即变量节点的个数为N个，校验节点的个数为M个；把所有的变量节点分为G组，每组中有N_G＝N/G个变量节点；按照分组顺序执行变量节点消息更新和校验节点消息更新步骤，当执行到第g(g＝0，1，...，G-1)组的时候，前面分组中已经被更新的变量节点到校验节点(V2C)的消息被用来对第g组校验节点到变量节点(C2V)的消息进行更新；

定义符号：C_i为和变量节点i相连的校验节点的集合；R_j为和校验节点j相邻的变量节点的集合；C_i\j表示除去校验节点j的C_i的集合；R_j\i表示除去变量节点i的R_j的集合；

和分别为第l次迭代中从变量节点i到校验节点j和从校验节点j到变量节点i的对数似然比(log-likelihood ratio，LLR)消息，该方法步骤如下：

(1)初始化

变量节点i到校验节点j的LLR消息

初始化为从信道来的LLR消息L(z_i)，若信道为AWGN信道，则

$q_{\mathrm{ij}}^{\left(0\right)}=L\left(z_i\right)=y_i$

其中y_i(i＝1，2，...，N)为信道接收到的符号；

校验节点j到变量节点i的LLR消息

初始化为0；

迭代次数l置为1；

(2)节点消息更新

A.令分组编号g＝0；

B.校验节点处理：

校验节点j收集与它相邻的变量节点的消息，与校验节点j相邻的变量节点被分成两类，如果此变量节点i在第0组到第(g-1)组，那它的LLR消息已经在这次迭代中前面分组的处理时被更新了；否则此变量节点i的最新的LLR消息仍然是在上一次迭代中获得的，因此，对于在第g组的变量节点i，以及每一个与变量节点i相连的校验节点j(j∈C_i)，计算第l次迭代中从校验节点j到变量节点i的LLR消息

$r_{\mathrm{ji}}^{\left(l\right)}=\left(\underset{i^{\′}\≤g\·N_G}{\underset{i^{\′}\∈R_j\backslash i}{\mathrm{\Π}}}\mathrm{sign}\left(q_{i^{\′}j}^{\left(l\right)}\right)\right)\·\left(\underset{i^{\′}\≥g\·N_G+1}{\underset{i^{\′}\∈R_j\backslash i}{\mathrm{\Π}}}\mathrm{sign}\left(q_{i^{\′}j}^{(l-1)}\right)\right)\·\min \left(\underset{i^{\′}\≤g\·N_G}{\underset{i^{\′}\∈R_j\backslash i}{\min }}\right|q_{i^{\′}j}^{\left(l\right)}|,\underset{\underset{i^{\′}\≥g\·N_G+1}{i^{\′}\∈R_j\backslash i}}{\min }|q_{i^{\′}j}^{(l-1)}\left|\right)---\left(1\right)$

其中

为符号函数，|x|为x的绝对值；这样就能充分利用前面已经被更新过的分组的LLR消息；

C.变量节点处理：

变量节点i收集与它相邻的校验节点的消息，还有来自信道的初始化消息L(z_i)，对于在第g组的变量节点i以及每一个与变量节点i相连的校验节点j(j∈C_i)，计算

$q_{\mathrm{ij}}^{\left(l\right)}=L\left(z_i\right)+\underset{j^{\′}\∈C_i\backslash j}{\mathrm{\Σ}}{r}_{j^{\′}i}^{\left(l\right)}---\left(2\right)$

D.若g＝G-1，继续向下执行；否则g＝g+1，然后返回步骤B；

(3)译码判决

第l次迭代中，变量节点i的LLR消息为

$q_i^{\left(l\right)}=L\left(z_i\right)+\underset{j^{\′}\∈C_i}{\mathrm{\Σ}}{r}_{j^{\′}i}^{\left(l\right)}$

如果

变量节点i的估计码字比特

否则

(4)迭代结束条件判定

如果满足校验方程，即

为第l次迭代时的估计码字，T表示转置运算，或者迭代次数l达到规定的最大迭代次数时，迭代停止；否则l＝l+1，然后返回步骤(2)。

上述LLR即英文log-likelihood ratio的缩写，意思为对数似然比；

上述AWGN信道为不考虑通信信道信号时，由宽频范围描述的统计随机无线噪声；

上述

是LDPC的校验矩阵H与第l次迭代时估计码字的转置的乘积，表示估计码字

对应的此LDPC码的校验式。

一种上述方法所采用洗牌最小和译码算法的LDPC译码器，包括变量节点处理组(VNUG)、校验节点处理组(CNUG)和存储器组，其特征在于变量节点处理组和校验节点处理组分别与存储器组相连接；

其中变量节点处理组由变量节点处理单元组成，变量节点处理单元包括原码到补码转换器、补码到原码转换器、多输入加法器、二输入加法器和比较判决器；原码到补码转换器连接多输入加法器和相应的二输入加法器，多输入加法器将其所有的输入信号相加；多输入加法器连接比较判决器和各个二输入加法器；在比较判决器中，根据符号位判决出估计码字比特；在二输入加法器中，多输入加法器的输出与对应的原码到补码转换器的输出相减(实际上是先将原码到补码转换器的输出取反加1，然后再与多输入加法器的输出结果相加。)；二输入加法器连接补码到原码转换器，将补码转换成原码；

校验节点处理组由校验节点处理单元组成，校验节点处理单元包括取符号模块、取绝对值模块、异或电路、比较器和符号数值合并模块；首先取符号模块获得输入信号的符号位，取符号模块连接异或电路，异或电路对所有的输入进行异或运算(因为输入的是代表符号正负的0或1，所以这里异或运算相当于乘法运算。)；异或电路连接符号数值合并模块；另一方面，取绝对值模块对输入信号取绝对值(实际上取绝对值的操作只要把输入信号的符号位都置为0即可)，取绝对值模块连接比较器；在比较运算中，更新比较器里存储的三个最小值信息，最后输出最小值；比较器连接符号数值合并模块，在符号数值合并模块中进行符号和数值的合并，输出最后结果；

存储器组由存储单元组成，里面存储着从信道来的初始LLR消息和迭代过程中不断更新的变量节点到校验节点(V2C)和校验节点到变量节点(C2V)的LLR消息；校验节点处理组从存储器组中读取V2C的LLR消息，并且把处理更新后的C2V的LLR消息再写入存储器组，替代原来的C2V的LLR消息；变量节点处理组从存储器组中读取从信道来的初始LLR消息和C2V的LLR消息，经过运算，得到更新的V2C的LLR消息，然后写入存储器组，代替原来的V2C的LLR消息。

本发明方法中设此准循环LDPC码是用一个M×N维的校验矩阵H描述的，并且H可以写成如下形式：

其中A_xy(x＝1，...，c；y＝1，...，t)是b×b的子矩阵，b＝N/t＝M/c。在上面所述译码器结构中，所有的变量节点依照自然顺序被分成G组，每一个分组里包含有N_G＝N/G个变量节点。其中G＝t/h，h为整数。每一个节点处理组中包含b个处理单元，相当于处理的是一个子矩阵中的节点消息。该译码器包含h个变量节点处理组(VNUG)和c个校验节点处理组(CNUG)。当G等于1时译码器为全并行结构，而当G等于t时只有一个变量节点处理组。如果所有的变量节点表示为{v₀，v₁，...，v_N-1}，则第一组变量节点为

VNUs 1＝{v₀，...，v_b-1，...，v_(h-1)b，...，v_hb-1}；其中变量节点{v₀，...，v_b-1}在VNUG 1中，变量节点{v_b，...，v_2b-1}在VNUG 2中，变量节点{v_(h-1)b，...，v_hb-1}在VNUG h中。同理，每一次处理中校验节点全部参与，如果校验节点表示为{c₀，c₁，...，c_M-1}，则{c₀，c₁，...，c_b-1}在CNUG 1中，{c_(c-1)b，...，c_cb-1}在CNUG c中。

译码时，所有的译码消息和信道消息都存储在存储器组中。首先并行处理VNUG 1，VNUG 2，......，VNUG h中的变量节点及与它们相连的校验节点。处理完成后，更新的译码消息取代原来的消息存入存储器组。然后接着处理VNUG h+1，……，VNUG 2h中的变量节点及与它们相连的校验节点。以此类推，直到所有变量节点处理完成。第一个时钟周期内同时处理h组变量节点，下一个时钟周期同时处理和这h组变量节点相连的校验节点。每次迭代需要2G个时钟周期。

由上面的处理过程可以看出，我们也可以减少校验节点处理组的个数。因为在准循环LDPC码中，与一组变量节点相连的校验节点只分布在几个子矩阵中，也就是每次只需要几个校验节点处理组。所以可以适当的减少校验节点处理组，而不影响整个译码过程。

变量节点处理单元的硬件结构如图3所示。变量节点处理过程如式(2)所示，变量节点收集来自与它相邻的校验节点的消息，还有来自信道的初始化消息，经过加法运算得到此变量节点到与它相邻的校验节点的消息。可以看到，在这个单元中，加法操作采用的是补码运算，因为补码相对于原码的加法更节省资源。所以这里需要在每一次进行加法操作之前，将原码变成补码，而在输出时将补码变成原码。

校验节点处理单元的硬件结构如图4所示。校验节点处理过程如式(1)所示，校验节点收集来自与它相邻的变量节点的消息。对这些输入消息的符号和绝对值分别采取相应的运算：符号进行异或运算，作为输出结果的符号；绝对值进行比较，然后取其中的最小值，作为输出结果的绝对值。输出结果即为此校验节点到与其相邻的变量节点的消息。

在比较器模块中，为了节省存储资源并且不至于大的性能损耗，只存储三个最小的

的值，

和

以及其对应的下标i_a，i_b，i_c。在校验节点处理过程中，这个比较器的操作具体是：

都初始化为最大值。

如果输入的中的s∈{a，b，c}，则用

更新相应位置的数值

然后把这3个值重新排序；

如果输入的

中的

则把

值加入到三个值之后，重新对四个值进行排序，然后丢掉第四个值。

最后输出最小的

本发明的积极效果是：与普通的LDPC译码算法有同样的硬件复杂度，但却能达到更快的译码收敛速度。因此译码需要的时间短，对信号的处理速度快，并且具有很强的灵活性，根据硬件资源和运行速度的不同需求可以灵活配置。本发明所提出的译码器结构为使用LDPC码的通信系统的硬件实现提供了理论依据和技术支持。

附图说明

图1为本发明方法译码流程框图，其中1-6为其各个步骤。

图2为本发明译码器结构示意图。整个译码器结构中共包括c个校验节点处理组CNUG和h个变量节点处理组VNUG；每一个CNUG或VNUG中各自包含b个校验节点处理单元CNU或变量节点处理单元VNU。

图3为变量节点处理单元硬件结构示意图。

图4为校验节点处理单元硬件结构示意图。

其中：7、存储器组，8、校验节点处理组(CNUG)，9、变量节点处理组(VNUG)，10、校验节点处理单元(CNU)，11、变量节点处理单元(VNU)。12、原码到补码转换器，13、补码到原码转换器，14、多输入加法器，15、二输入加法器，16、比较判决器，17、取符号模块，18、取绝对值模块，19、异或电路，20、比较器，21、符号数值合并模块。

具体实施方式

下面结合附图和实施例对本发明做进一步说明，但不限于此。

实施例1：

本发明实施例1如图1所示，一种用准循环LDPC译码器进行洗牌最小和译码算法的方法，设此准循环LDPC码是用一个M×N维的校验矩阵H描述的，即变量节点的个数为N个，校验节点的个数为M个，把所有的变量节点分为G组，每组中有N_G＝N/G个变量节点；按照分组顺序执行变量节点消息更新和校验节点消息更新步骤，当执行到第g(g＝0，1，...，G-1)组的时候，前面分组中已经被更新的变量节点到校验节点(V2C)的消息被用来对第g组校验节点到变量节点(C2V)的消息进行更新；

定义符号：C_i为和变量节点i相连的校验节点的集合；R_j为和校验节点j相邻的变量节点的集合；C_i\j表示除去校验节点j的C_i的集合；R_j\i表示除去变量节点i的R_j的集合；

和

分别为第l次迭代中从变量节点i到校验节点j和从校验节点j到变量节点i的对数似然比(log-likelihood ratio，LLR)消息，该方法步骤如下：

(1)开始

(2)初始化

变量节点i到校验节点j的LLR消息

初始化为从信道来的LLR消息L(z_i)，若信道为AWGN信道，则

$q_{\mathrm{ij}}^{\left(0\right)}=L\left(z_i\right)=y_i$

其中y_i(i＝1，2，...，N)为信道接收到的符号；

校验节点j到变量节点i的LLR消息

初始化为0；

迭代次数l置为1；

(3)节点消息更新

A.令分组编号g＝0；

B.校验节点处理：

校验节点j收集与它相邻的变量节点的消息，与校验节点j相邻的变量节点被分成两类，如果此变量节点i在第0组到第(g-1)组，那它的LLR消息已经在这次迭代中前面分组的处理时被更新了；否则此变量节点i的最新的LLR消息仍然是在上一次迭代中获得的，因此，对于在第g组的变量节点i，以及每一个与变量节点i相连的校验节点j(j∈C_i)，计算第l次迭代中从校验节点j到变量节点i的LLR消息

$r_{\mathrm{ji}}^{\left(l\right)}=\left(\underset{i^{\′}\≤g\·N_G}{\underset{i^{\′}\∈R_j\backslash i}{\mathrm{\Π}}}\mathrm{sign}\left(q_{i^{\′}j}^{\left(l\right)}\right)\right)\·\left(\underset{i^{\′}\≥g\·N_G+1}{\underset{i^{\′}\∈R_j\backslash i}{\mathrm{\Π}}}\mathrm{sign}\left(q_{i^{\′}j}^{(l-1)}\right)\right)\·\min \left(\underset{i^{\′}\≤g\·N_G}{\underset{i^{\′}\∈R_j\backslash i}{\min }}\right|q_{i^{\′}j}^{\left(l\right)}|,\underset{i^{\′}\≥g\·N_G+1}{\underset{i^{\′}{R}_j\backslash i}{\min }}|q_{i^{\′}j}^{(l-1)}\left|\right)---\left(1\right)$

其中

为符号函数，|x|为x的绝对值；这样就能充分利用前面已经被更新过的分组的LLR消息；

C.变量节点处理：

变量节点i收集与它相邻的校验节点的消息，还有来自信道的初始化消息L(z_i)，对于在第g组的变量节点i以及每一个与变量节点i相连的校验节点j(j∈C_i)，计算

$q_{\mathrm{ij}}^{\left(l\right)}=L\left(z_i\right)+\underset{j^{\′}\∈C_i\backslash j}{\mathrm{\Σ}}{r}_{j^{\′}i}^{\left(l\right)}---\left(2\right)$

D.若g＝G-1，继续向下执行；否则g＝g+1，然后返回步骤B；

(4)译码判决

第l次迭代中，变量节点i的LLR消息

为

$q_i^{\left(l\right)}=L\left(z_i\right)+\underset{j^{\′}\∈C_i}{\mathrm{\Σ}}{r}_{j^{\′}i}^{\left(l\right)}$

如果

变量节点i的估计码字比特

否则

(5)迭代结束条件判定

如果满足校验方程，即为第l次迭代时的估计码字，

T表示转置运算)，或者迭代次数l达到规定的最大迭代次数时，迭代停止；否则l＝l+1，然后返回步骤(2)；

(6)结束。

实施例2：

一种上述方法所采用洗牌最小和译码算法的LDPC译码器，如图2-图4所示，包括变量节点处理组(VNUG)9、校验节点处理组(CNUG)8和存储器组7，其特征在于变量节点处理组9和校验节点处理组8分别与存储器组7相连接；

变量节点处理组9由变量节点处理单元11组成，其中变量节点处理单元11包括原码到补码转换器12、补码到原码转换器13、多输入加法器14、二输入加法器15和比较判决器16；原码到补码转换器12连接多输入加法器14和相应的二输入加法器15，多输入加法器14将其所有的输入信号相加；多输入加法器14连接比较判决器16和各个二输入加法器15；在比较判决器16中，根据符号位判决出估计码字比特；在二输入加法器15中，多输入加法器14的输出与对应的原码到补码转换器12的输出相减(实际上是先将原码到补码转换器的输出取反加1，然后再与多输入加法器的输出结果相加。)；二输入加法器15连接补码到原码转换器13，再将补码转换成原码；

校验节点处理组8由校验节点处理单元10组成，校验节点处理单元10包括取符号模块17、取绝对值模块18、异或电路19、比较器20和符号数值合并模块21；首先取符号模块17获得输入信号的符号位，取符号模块17连接异或电路19，异或电路19对所有的输入进行异或运算；异或电路19连接符号数值合并模块21；另一方面，取绝对值模块18对输入信号取绝对值(实际上取绝对值的操作只要把输入信号的符号位都置为0即可)，取绝对值模块18连接比较器20；在比较运算中，更新比较器20里存储的三个最小值信息，最后输出最小值；比较器20连接符号数值合并模块21，在符号数值合并模块21中进行符号和数值的合并，输出最后结果；

存储器组7由存储单元组成，里面存储着从信道来的初始LLR消息和迭代过程中不断更新的变量节点到校验节点(V2C)和校验节点到变量节点(C2V)的LLR消息；校验节点处理组8从存储器组7中读取V2C的LLR消息，并且把处理更新后的C2V的LLR消息再写入存储器组7，替代原来的C2V的LLR消息；变量节点处理组9从存储器组7中读取从信道来的初始LLR消息和C2V的LLR消息，经过运算，得到更新的V2C的LLR消息，然后写入存储器组7，代替原来的V2C的LLR消息。

Claims (2)

1.一种用准循环LDPC译码器进行洗牌最小和译码算法的方法，设此准循环LDPC码是用一个M×N维的校验矩阵H描述的，即变量节点的个数为N个，校验节点的个数为M个；把所有的变量节点分为G组，每组中有N_G＝N/G个变量节点；按照分组顺序执行变量节点消息更新和校验节点消息更新步骤，当执行到第g(g＝0，1，...，G-1)组的时候，前面分组中已经被更新的变量节点到校验节点的消息被用来对第g组校验节点到变量节点的消息进行更新；

定义符号：C_i为和变量节点i相连的校验节点的集合；R_j为和校验节点j相邻的变量节点的集合；C_i\j表示除去校验节点j的C_i的集合；R_j\i表示除去变量节点i的R_j的集合；和

分别为第l次迭代中从变量节点i到校验节点j和从校验节点j到变量节点i的对数似然比消息，该方法步骤如下：

(1)初始化

变量节点i到校验节点j的LLR消息

初始化为从信道来的LLR消息L(z_i)，若信道为AWGN信道，则

$q_{\mathrm{ij}}^{\left(0\right)}=L\left(z_i\right)=y_i$

其中y_i(i＝1，2，...，N)为信道接收到的符号；

校验节点j到变量节点i的LLR消息

初始化为0；

迭代次数l置为1；

(2)节点消息更新

A.令分组编号g＝0；

B.校验节点处理：

校验节点j收集与它相邻的变量节点的消息，与校验节点j相邻的变量节点被分成两类，如果此变量节点i在第0组到第(g-1)组，那它的LLR消息已经在这次迭代中前面分组的处理时被更新了；否则此变量节点i的最新的LLR消息仍然是在上一次迭代中获得的，因此，对于在第g组的变量节点i，以及每一个与变量节点i相连的校验节点j(j∈C_i)，计算第l次迭代中从校验节点j到变量节点i的LLR消息

$r_{\mathrm{ji}}^{\left(l\right)}=\left(\underset{i^{\′}\≤g\·N_G}{\underset{i^{\′}\∈R_j\backslash i}{\mathrm{\Π}}}\mathrm{sign}\left(q_{i^{\′}j}^{\left(l\right)}\right)\right)\·\left(\underset{i^{\′}\≥g\·N_G+1}{\underset{i^{\′}\∈R_j\backslash i}{\mathrm{\Π}}}\mathrm{sign}\left(q_{i^{\′}j}^{(l-1)}\right)\right)\·\min \left(\underset{i^{\′}\≤g\·N_G}{\underset{i^{\′}\∈R_j\backslash i}{\min }}\right|q_{i^{\′}j}^{\left(l\right)}|,\underset{i^{\′}\≥g\·N_G+1}{\underset{i^{\′}\∈R_j\backslash i}{\min }}|q_{i^{\′}j}^{(l-1)}\left|\right)---\left(1\right)$

其中为符号函数，|x|为x的绝对值；这样就能充分利用前面已经被更新过的分组的LLR消息；

C.变量节点处理：

变量节点i收集与它相邻的校验节点的消息，还有来自信道的初始化消息L(z_i)，对于在第g组的变量节点i以及每一个与变量节点i相连的校验节点j(j∈C_i)，计算

$q_{\mathrm{ij}}^{\left(l\right)}=L\left(z_i\right)+\underset{j^{\′}\∈C_i\backslash j}{\mathrm{\Σ}}{r}_{j^{\′}i}^{\left(l\right)}---\left(2\right)$

D.若g＝G-1，继续向下执行；否则g＝g+1，然后返回步骤B；

(3)译码判决

第l次迭代中，变量节点i的LLR消息

为

$q_i^{\left(l\right)}=L\left(z_i\right)+\underset{j^{\′}\∈C_i}{\mathrm{\Σ}}{r}_{j^{\′}i}^{\left(l\right)}$

如果

变量节点i的估计码字比特

否则

(4)迭代结束条件判定

如果满足校验方程，即

为第l次迭代时的估计码字，T表示转置运算，或者迭代次数l达到规定的最大迭代次数时，迭代停止；否则l＝l+1，然后返回步骤(2)。

2.一种如权利要求1所述方法所采用洗牌最小和译码算法的LDPC译码器，包括变量节点处理组、校验节点处理组和存储器组，其特征在于变量节点处理组和校验节点处理组分别与存储器组相连接；

变量节点处理组由变量节点处理单元组成，其中变量节点处理单元包括原码到补码转换器、补码到原码转换器、多输入加法器、二输入加法器和比较判决器；原码到补码转换器连接多输入加法器和相应的二输入加法器；多输入加法器将其所有的输入信号相加，多输入加法器连接比较判决器和各个二输入加法器；在比较判决器中，根据符号位判决出估计码字比特；在二输入加法器中，多输入加法器的输出与对应的原码到补码转换器的输出相减；二输入加法器连接补码到原码转换器，将补码转换成原码；

校验节点处理组由校验节点处理单元组成，校验节点处理单元包括取符号模块、取绝对值模块、异或电路、比较器和符号数值合并模块；首先取符号模块获得输入信号的符号位，取符号模块连接异或电路，异或电路对所有的输入进行异或运算；异或电路连接符号数值合并模块；另一方面，取绝对值模块对输入信号取绝对值，取绝对值模块连接比较器，在比较运算中，更新比较器里存储的三个最小值信息，最后输出最小值；比较器连接符号数值合并模块，在符号数值合并模块中进行符号和数值的合并，输出最后结果；

存储器组由存储单元组成，里面存储着从信道来的初始LLR消息和迭代过程中不断更新的变量节点到校验节点(V2C)和校验节点到变量节点(C2V)的LLR消息；校验节点处理组从存储器组中读取V2C的LLR消息，并且把处理更新后的C2V的LLR消息再写入存储器组，替代原来的C2V的LLR消息；变量节点处理组从存储器组中读取从信道来的初始LLR消息和C2V的LLR消息，经过运算，得到更新的V2C的LLR消息，然后写入存储器组，代替原来的V2C的LLR消息。

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