CN1691202A - 具有码位单元阵列的半导体存储装置 - Google Patents

Abstract

本发明涉及半导体存储装置。该装置具备：分别存储数据位用的多个存储单元排列的数据位单元阵列、检测·分析包含试验模式信息的指令的测试电路、对在以所述试验模式信息为依据进行的试验中从所述数据位单元阵列读出的所述数据位的纠错次数的计数用的校验子计数器。该装置还包含在所述校验子计数器的计数值达到所述规定的计数值时输出线路不良检测信号的输出电路。

Description

具有码位单元阵列的半导体存储装置

本申请是基于并要求保护申请日为2004年4月23日，申请号为No.2004-128575的在先日本专利申请的优先权。该申请的全部内容通过引用在此结合。

技术领域

本发明涉对半导体存储装置。更详细地说，涉及具有存储纠错用的码位(也称为奇偶检验数据)的码位单元阵列的半导体装置。

背景技术

以往，作为具备纠错码(以下“ECC”)电路的半导体存储装置，有能够纠错次数的装置(参考例如WO(国际公开公报)01/022232)。该装置能够根据纠错次数推断错误发生的原因，选择进行代替处理还是进行更新处理。

又，具备ECC的半导体存储装置在例如动态随机访问存储器(以下简称“DRAM”)中通常设置码位单元阵列。也就是说，具备ECC电路的DRAM除了具有预先贮存写入数据用的数据位单元阵列外，还具有预先贮存码位用的码位单元阵列。

这样的构成中的ECC电路的纠错能力由对于数据位(写入数据或读出数据)数的码位数决定。具体地说，为了进行1(位)纠错，对例如128位(每一线路)的数据位，需要8位的码位。在1位纠错时，在例如进行读出动作时，数据位(128位)中只对最多1位的位不良进行纠错，作为正常数据读出。以此使该DRAM从外面看来为合格品。

反之，在多位纠错、也就是对存在多位不良的数据位进行纠错时，需要数十位单位的码位。因此，码位的生成和纠错需要时间。又，用于预先贮存码位的码位单元阵列的面积也变大。

通常，修复后新发生的位不良是少数。因此ECC电路的能力只要能够每1线路进行1位纠错就足够了。因此，可以认为，通常的DRAM上搭载的ECC电路，今后将以具有1纠错·2(位)错误检测功能的ECC电路为主流。以此能够防止DRAM向大型化发展。但是，在具备这种具有1纠错·2(位)错误检测功能的ECC电路的DRAM中，存在着在批量生产的测试时不能够从外部认识能够利用ECC电路自动纠错的，线路(line)不良(行(row)不良和列(column)不良)的内在情况的问题。

在这里，在具备ECC电路的DRAM中，在数据位单元与ECC电路之间授受的1线路(line)份额的数据同时被向列(column)方向传送。其效率良好。因为想要对行(row)方向的1条线路份额的数据位汇总进行错误检测和纠错时有必要进行多次的读出动作。其结果是，需要很多时间。又，即使是向列方向传送，也能够使其同时传送1线路份额的数据位。如果不是同时，存储器动作只是延迟其余需要的时间。因此，将1线路份额的数据位一起向列方向传送的传送最有效率。又，采用这种方法，利用读出放大器(S/A)能够同时读出1线路份额的数据位(读数据)。

在上述结构的DRAM中，特别称为问题的是，在行(row)不良时，不进行纠错就将不良数据原封不动输出，而列(column)不良时则输出纠错后的正常数据。也就是说，只在相同的列上有多个位不良的所谓单列(1列)不良时，在列方向上一度读出的数据位中的位不良只有1位。因此能够利用具有1纠错·2(位)错误检测功能的ECC电路进行纠错。反之，在相同的行上有多个位不良的所谓1行不良时，在列方向上一度读出的数据位中的位不良在2位或2位以上。因此用具有1纠错·2(位)错误检测功能的ECC电路不能够纠错。

这样，在具备ECC电路的DRAM中，特别是1列不良，能够利用具备1纠错·2(位)错误检测功能的ECC电路自动进行纠错，但是内部是否存在1列不良外观上无法了解。因此在内部存在1列不良时，对于后来发生的位不良，用具有1纠错·2(位)错误检测功能的ECC电路不能够充分对付。也就是假定在内部存在1列不良的DRAM中，例如在出厂之后在同一列上由于软错误等而产生新的位不良。在这种情况下，新产生的位不良不纠错地保持不良数据的原样。

如上所述，具备1纠错·2(位)错误检测功能的ECC电路的纠错单位(例如以128位的数据位和8位的码位合计136位作为1单位)内内部存在1列不良，等于在批量生产试验时和试验后对该单位内发生的列不良以外的位不良，ECC电路不存在。因此在批量生产试验时利用ECC电路纠错的1列不良存在于内部的半导体存储装置作为不合格产品废弃，最好是利用冗余电路补救。

以往提出过根据进行纠错的次数推断错误的原因的提案。但是在具备ECC电路的半导体存储装置中，不能够从外部认识到批量生产试验时内部是否存在纠错的列不良。

发明内容

本发明的第1种的半导体存储装置，具备：分别存储数据位用的多个存储单元排列的数据位单元阵列、检测·分析包含试验模式信息的指令的测试电路、对在以所述试验模式信息为依据进行的试验中从所述数据位单元阵列读出的所述数据位的纠错次数的计数用的校验子(症状)(Syndrome)计数器、以及在所述校验子计数器的计数值达到所述规定的计数值时输出线路(line)不良检测信号的输出电路。

本发明的第2种的半导体存储装置，具备：分别存储数据位用的多个存储单元排列的数据位单元阵列、对从所述数据位单元阵列读出的所述数据位进行错误检测和纠错的纠错码(ECC)电路、存储所述ECC电路进行错误检测和纠错所需要的码位用的码位单元阵列、检测·分析包含试验模式信息和线路不良检测用的计数数限制值的指令的测试电路、对在以所述试验模式信息为依据进行的试验中从所述数据位单元阵列读出的所述数据位的纠错次数的计数用的校验子(Syndrome)计数器、以及在所述校验子计数器的计数值达到所述计数数限制值时，输出线路不良检测信号的输出电路。

本发明的第3种的半导体存储装置，具备：分别存储数据位用的多个存储单元排列的数据位单元阵列、对从所述数据位单元阵列读出的所述数据位进行错误检测和纠错的纠错码(ECC)电路、存储所述ECC电路进行错误检测和纠错所需要的码位用的码位单元阵列、检测·分析包含试验模式信息和线路不良检测用的计数数限制值的指令的测试电路、对在以所述试验模式信息为依据进行的试验中从所述数据位单元阵列读出的所述数据位的纠错次数的计数用的校验子计数器、在所述校验子计数器的计数值超过所述计数数限制值时，输出线路不良检测信号的输出电路、以及暂时存储作为所述试验对象的线路的地址用的第1地址寄存器。

本发明的第4种的半导体存储装置，具备：分别存储数据位用的多个存储单元排列的数据位单元阵列、对从所述数据位单元阵列读出的所述数据位进行错误检测和纠错的纠错码(ECC)电路、存储所述ECC电路进行错误检测和纠错所需要的码位用的码位单元阵列、检测·分析包含试验模式信息和线路不良检测用的计数数限制值的指令的测试电路、对在以所述试验模式信息为依据进行的试验中从所述数据位单元阵列读出的所述数据位的纠错次数的计数用的校验子计数器、在所述校验子计数器的计数值超过所述计数数限制值时，输出线路不良检测信号的输出电路、暂时存储作为所述试验对象的线路的地址用的第1地址寄存器、以及暂时存储作为所述试验对象的线路的地址，在所述校验子计数器的计数值超过所述计数数限制值时，将存储的所述地址作为线路不良地址输出到装置外部的第2地址寄存器。

本发明的第5种的半导体存储装置，具备：分别存储数据位用的多个存储单元排列的数据位单元阵列、对从所述数据位单元阵列读出的所述数据位进行错误检测和纠错的纠错码(ECC)电路、存储所述ECC电路进行错误检测和纠错所需要的码位用的码位单元阵列、检测·分析包含试验模式信息和线路不良检测用的计数数限制值的指令的测试电路、对在以所述试验模式信息为依据进行的试验中从所述数据位单元阵列读出的所述数据位的纠错次数的计数用的校验子计数器、在所述校验子计数器的计数值超过所述计数数限制值时，输出线路不良检测信号的输出电路、暂时存储作为所述试验对象的线路的地址用的第1地址寄存器、暂时存储作为所述试验对象的线路的地址，在所述校验子计数器的计数值超过所述计数数限制值时，将存储的所述地址作为线路不良地址输出到装置外部的第2地址寄存器、判断与所述第2地址寄存器输出的所述线路不良地址对应的线路用冗余电路补救是否可能的控制电路、以及在判断为能够用所述冗余电路补救时，按照所述控制电路的控制，存储用所述冗余电路补救用的冗余信息的非易失性存储部。

附图说明

图1是本发明第1实施形态的，具有1(位)纠错·2(位)错误检测功能的ECC电路的DRAM的基本结构方框图。

图2A是图1所示的数据位单元阵列的结构例的电路图。

图2B是图1所示的码位单元阵列的结构例的电路图。

图3是图1所示的DRAM的伴随列不良的检测的处理流程的说明用的流程图。

图4是本发明第2实施形态的具备ECC电路的DRAM的基本结构方框图。

图5是图4所示的DRAM的伴随列不良的检测的处理流程的说明用的流程图。

图6是本发明第3实施形态的具备ECC电路的DRAM的基本结构方框图。

图7是图6所示的DRAM的伴随列不良的检测的处理流程的说明用的流程图。

图8是本发明第4实施形态的具备ECC电路的DRAM的基本结构方框图。

图9是图8所示的DRAM的伴随列不良的检测的处理流程的说明用的流程图。

最佳实施方式

下面参照附图对本发明的实施形态进行说明。

第1实施形态

图1是本发明第1实施形态的，具有ECC电路的半导体存储装置的基本结构图。在该第1实施形态中，以具备具有1(位)纠错·2(位)错误检测功能的ECC电路的DRAM为例进行说明。又，在这第1实施形态中，对每一线路的数据位假定为128位，码位假定为8位，将这些数据位和码位的总和(136位)作为ECC电路的纠错单位(1单位)的情况进行说明。

如图1所示，具备ECC电路的DRAM具有预先存储写入数据(数据位)用的数据位单元阵列11以及预先存储码位用的码位单元阵列12。在上述数据位单元阵列11内设置缓存器电路11a，在上述码位单元阵列12内设置缓存器电路12a。

又，上述DRAM具有例如码位生成电路13、校验子(Syndrome)发生器14、校验子译码器15、多路复用器16、测试电路17、校验子计数器18、以及输出电路19。上述码位生成电路13由上述数据位(128位)生成上述码位(8位)。上述校验子发生器14将从上述码位阵列12内读出的上述码位与上述码位生成电路13生成的上述码位对照。然后作为其对照结果，将8位的校验子位输出。上述校验子位中包含关于例如有无1位错误(位不良)或2位错误、以及在1位错误情况下哪一位有错误的信息。

上述校验子译码器15将上述校验子发生器14的输出、即上述校验子位译码。译码的结果，例如从上述校验子位检测出移位错误，如果那是在ECC电路的纠错单位内，则上述校验子译码器15就输出纠错信号到上述多路复用器16。又，在没有从上述校验子位检验出移位错误时，上述校验子译码器15向上述校验子计数器18输出复位信号。上述多路复用器16根据上述校验子译码器15来的上述纠错信号对从上述数据位单元阵列11内读出的上述数据位的错误进行订正。

上述测试电路17在批量生产试验时根据试验装置(未图示)提供的指令向上述校验子计数器18输出控制信号，同时将测试信号输出到上述输出电路19。例如，在上述指令中包含在使上述ECC电路动作的状态下进行的批量生产试验的试验模式的种类和计数数信息(计数数限制值)等。所谓上述试验模式的种类是表示例如利用行优先扫描(RFS)模式进行的试验还是利用列优先扫描(CFS)模式进行的试验的信息。所谓上述计数数信息是例如利用上述RS模式进行批量生产试验时用上述校验子计数器18如果连续检测出多次移位错误则是否判断为列不良的作为基准的信息。上述所谓控制信号是上述计数数信息。上述所谓测试信号，是例如在利用上述RFS模式进行批量生产试验时重要的(起作用的信号)。

上述校验子计数器18是对来自上述校验子发生器14的上述校验子位(1位纠错)进行计数的计数器。例如，如果计数值达到上述计数数信息，则上述校验子计数器18向上述输出电路19输出错误检测信号(控制信息)。上述校验子计数器18的计数值利用上述校验子译码器15来的上述复位信号进行复位。上述输出电路19由例如AND电路构成。该输出电路19根据上述测试电路17来的上述测试信号和上述校验子计数器18来的上述错误检测信号，输出列(线路)不良检测信号到上述试验装置(DRAM的外部)。

还有，在本实施形态的场合，利用上述码位生成电路13、上述校验子发生器14、上述校验子译码器15、以及上述多路复用器16构成具有1位纠错·2位错误检测功能的ECC电路。

图2A和图2B分别表示上述数据位单元阵列11和上述码位单元阵列12的结构例。上述数据位单元阵列11中设置有预先存储上述数据位用的多个存储单元MCa。上述各存储单元Mca有选择地设置于多条位线WL和多条位线对BL、/BL的交点。

又，上述位线对BL、/BL分别连接于读出放大器S/A。各读出放大器S/A上分别连接列选择器对CS、/CS。各列选择器对CS、/CS上分别连接数据线对DL、/DL。上述数据线对DL、/DL分别连接于上述缓存器电路11a。在本实施形态的场合，上述列选择器对CS、/CS的一个利用线路(line)选择信号(线路0～线路127)进行选择。借助于此，将对应的上述数据线对DL、/DL与上述位线对BL、/BL通过规定的上述读出放大器S/A电气连接。

另一方面，在上述码位单元阵列12中设置预先存储上述码位用的多个存储器单元MCb。上述各存储器单元MCb配置于多条字线WL’与条位线对BL’、/BL’的交点上。

又，上述位线对BL’、/BL’分别连接于读出放大器S/A’上。各读出放大器S/A’上分别连接列选择器对CS’、/CS’。各列选择器对CS’、/CS’上分别连接数据线对DL’、/DL’。上述数据线对DL’、/DL’分别连接于上述缓存器电路12a。本实施形态的场合，上述列选择器对CS’、/CS’的一个利用线路选择信号(线0’～线7’)选择。以此将对应的上述数据线对DL’、/DL’与上述位线对BL’、/BL’通过规定的上述读出放大器S/A’电气连接。

下面对如上所述构成的DRAM的动作进行说明。在通常的写入动作中，数据位(写入数据)被写入数据位单元阵列11内。又，利用ECC电路内的码位生成电路13由上述数据位生成码位。该码位被写入码位单元阵列12内。

另一方面，在通常的读出动作时，从数据为单元阵列11内读出数据位。该数据位被送往码位生成电路13和多路复用器16。码位生成电路13以从数据位单元阵列11内读出的数据位为依据生成码位。又从码位单元阵列12内读出与上述数据位对应的码位。从该码位单元阵列12内读出的码位被送到校验子发生器14。然后，该码位在上述校验子发生器14与利用上述码位生成电路13生成的码位对照。

在上述校验子发生器14进行对照的结果(校验子位)被送到校验子译码器15。如果从该校验子位检测出1位错误，而且该错误是在ECC电路的纠错单位内，则在上述电路复用器16中对从上述数据位单元阵列11读出的上述数据位的移位错误进行订正。然后该纠错的数据位作为读出数据读出到外部。又，上述作为读出数据读出的纠错后的数据位被再度写入上述数据位单元阵列11。又在上述码位生成电路13中重新生成码位，再度写入上述码位单元阵列12内。

在这里，对具备ECC电路的半导体存储装置的批量生产试验进行简单说明。即在具备具有1位纠错·2位错误检测功能的ECC电路的半导体存储装置时，批量生产试验之一是，兼作ECC电路试验，同时在使ECC电路工作的状态下进行试验。例如在以提高半导体装置的可靠性为主要目的的试验时，在利用冗余电路对不良单元进行补救之后，在使ECC电路动作的状态下对半导体存储装置进行试验。在进行这一试验时，使试验中的试验条件与没有ECC电路(使ECC电路不工作)的情况相同，这样可以期待提高半导体装置的可靠性。又，例如在以缩短试验时间为主要目的时，特定的单个位不良，在出厂之后以利用ECC电路补救为前提，从批量生产试验的项目中删除该试验项目。这样就能够缩短批量生产试验时间。而且在以提高半导体存储装置的成品率为主要目的时，使位不良的多数依靠ECC电路补救。这样做可以期待提高半导体存储装置的成品率。

下面对具备ECC电路的半导体存储装置中在批量生产试验时在使ECC电路工作的状态下进行试验的方法进行说明。特别是对如图1所示，在具备1位纠错·2位错误检测功能的ECC电路的DRAM中，检测利用ECC电路纠错的线路(列)不良用的方法进行说明。

在那以前，进行批量生产试验时，试验装置把握以怎样的试验模式进行试验。换句话说，批量生产试验用的模式程序(试验模式)由试验装置发生。因此，试验装置发生的模式是例如先对行方向进行扫描的行优先扫描(RFS)模式还是先对列方向进行扫描的列优先扫描(RFS)模式，可以通过设置测试电路17简单地进行区别。

特别是在上述利用RFS模式进行的试验中，在半导体存储装置中内部存在1列不良时，可以利用ECC电路进行纠错。而且该纠错连续发生。

因此在本实施形态中，在具有1位纠错·2位错误检测功能的ECC电路的DRAM中，设置对试验装置来的指令进行检测·分析的测试电路17。又设置在接收该测试电路17来的控制信号的同时对来自所述校验子发生器14的校验子位进行计数的校验子计数器18。而且在利用RFS模式进行试验时，通过将用上述校验子计数器18对纠错连续进行计数的的情况看做不良，能够检测出列不良。

图3具体表示上述伴随上述列不良的检测进行的处理流程。假定在进行批量生产试验时，利用例如测试电路17检测·分析利用作为来自试验装置的指令在使ECC电路动作的状态下的RFS模式进行的试验(步骤ST1)。于是，利用上述测试电路17来的控制信号，在校验子计数器18设定作为计数数信息的(计数数限制值)的特定值“X”。

在这一状态下进行通常的读出动作。然后，伴随该读出动作的来自校验子发生器14的校验子位由校验子译码器15译码(步骤ST2)。又，来自上述校验子发生器14的校验子位由校验子计数器18计数(步骤ST3)。

在上述校验子译码器15没有检测出1位错误时，将上述校验子计数器18的计数值“Y”复位(步骤ST4)。也就是说，在没有用上述校验子计数器18对1位错误进行连续计数时(X＞Y)，暂时将其计数值“Y”复位。

另一方面，用上述校验子计数器18对1位错误连续进行计数，假定例如计数值“Y”达到上述特定值(步骤ST5)。于是，从输出电路19对试验装置输出列不良检测信号。

这样反复进行上述步骤ST1～ST5的处理，直到对所有的行地址扫描结束(步骤ST6)。又反复进行上述步骤ST1～ST6的处理，直到列地址得到更新(步骤ST7)。

如上所述，利用在使ECC电路动作的状态下进行的批量生产试验能够检测出列不良。也就是说，在进行RFS模式的批量生产试验时，将校验子计数器对纠错连续进行计数的情况看做列不良，这样能够检测出列不良。借助于此，在批量生产试验时能够从外部识别利用ECC电路自动进行订正成为合格品的列不良。因此能够废弃内部存在列不良的DRAM或对其进行补救。

第2实施形态

图4是本发明第2实施形态的具备ECC电路的半导体存储装置的基本结构图。在这第2实施形态中，对在具有第1实施形态所示结构的DRAM中，形成能够在每一次更新列地址时就对校验子计数器18a进行复位的结构的情况进行说明。还有，对与图1相同的部分赋予相同的符号并且省略其详细说明。

如图4所示，在测试电路17a上连接地址寄存器21。该地址寄存器21在暂时存储列地址之后将其输出到所述测试电路17a。测试电路17a每当所述地址寄存器21来的列地址有更新时，输出对校验子计数器18a进行复位用的信号。因此不存在如图1所示的从校验子译码器15a送到校验子计数器18a的复位信号。

在采用这样的结构时，例如如图5示，在复位之前的时间所述校验子计数器18a继续对纠错次数进行计数。然后，在所述校验子计数器18a检测出特定数目(计数数限制值)以上的纠错的时刻，由输出电路19输出列不良检测信号。借助于此，也能够检测出在同一列上这一个那一个存在位不良的列不良。

在这里，不仅在同一列上的所有的位为位不良的情况，而且在同一列上这一个那一个存在位不良的列不良的情况，也被定义为列不良。采用本实施形态，这样的列不良也能够检测出。也就是说，在这第2实施形态时，如果在列地址不改变的期间、也就是扫描同一列的期间检测出规定数目的纠错，就将其看做列不良。这样，在同一列上分散多个位不良的状态下内在的列不良也能够检测出。

还有，与上述第1实施形态的情况相同，计数数限制值(进行几次纠错时看做列不良)可以根据来自试验装置的指令可编程地进行控制。

第3实施形态

图6是本发明第3实施形态的具备ECC电路的半导体存储装置的基本结构图。在这第3实施形态中，对在具有第2实施形态所示结构的DRAM中，还形成能够存储检测出的列不良的地址信息(线路不良地址)的结构进行说明。还有，对与图4相同的部分赋予相同的符号并且省略其详细说明。

在本实施形态的场合，如图6所示，数值存储列不良地址信息(列地址)用的列不良地址寄存器31。对上述列不良地址寄存器31，从上述输出电路19输出上述列不良检测信号。于是，来自校验子译码器15b的纠错位信息和来自上述地址寄存器21的列地址暂时被存储于上述列不良地址寄存器31。

在采用这样的结构时，例如如图7所示，在对同一列进行扫描的期间，检测出特定数目“X”以上的纠错。于是，该列地址与纠错位信息一起由上述列不良地址寄存器31锁存。被锁存的信息可以根据伴随例如特定的指令等输入的，来自测试电路17b的记录(log)输出控制信号输出到DRAM外部。因此容易以锁存的信息为依据，利用冗余电路对利用ECC电路纠错的列不良进行补救或废弃DRAM。也就是说，能够暂时存储纠错的列不良的地址信息，根据需要读出该记录(log)。这样，采用本实施形态能够有效地利用冗余电路修复纠错的列不良。

还有，列不良地址寄存器31中存储的列地址不限于1列份额的信息。根据情况，可以利用增加寄存器31的容量的方法对应多个列不良的情况。

第4实施形态

图8是本发明第4实施形态的具备ECC电路的半导体存储装置的基本结构图。在这第4实施形态中，对在具有第3实施形态所示结构的DRAM中，还形成能够以存储的列不良的地址信息为依据，用冗余电路修复纠错的列不良的结构进行说明。还有，对与图6相同的部分赋予相同的符号并且省略其详细说明。

在本实施形态的场合，例如如图8所示，设置用于在以冗余电路进行修复的同时贮存不良地址信息(冗余信息)的非易失性冗余信息存储部41。上述非易失性冗余信息存储部41具有例如能够在电气上断开的多个熔断器。电气熔断器不同于激光熔断器，不需要大型的熔断器切断装置，能够在装置内部自发实现熔断器的切断。

在这样的结构中，上述列不良地址寄存器31中存储的列不良地址被发送到熔断器切断控制部(控制电路)42。又从上述非易失性冗余信息存储部41向该熔断器切断控制部42发送列对使用信息。根据这些信息判断在上述熔断器切断控制部42是否能够补救在上述非易失性冗余信息存储部41追加的列不良。在判断为能够补救追加的列不良时，将伴随利用冗余电路进行的修复的熔断器切断信号(不良地址信息)从所述熔断器切断控制部42发送到上述非易失性冗余信息存储部41。这样，将上述非易失性冗余信息存储部41内的规定的熔断器在电气上切断。借助于此，能够利用冗余电路自发地补救检测出的列不良(参照例如图9)。

又，在采用这样的结构时，即使是在封装后的试验中，也同样能够对列不良进行补救。也就是说，只要利用ECC电路进行纠错的列不良用冗余电路补救有余裕，可以多次补救。

又，在不能补救时，也可以废弃该DRAM。

还有，在上述各实施形态中，都以利用RFS模式进行的试验中列不良的检测为例进行说明。但是各实施形态也不限于此。也就是说，在具备ECC电路的半导体存储装置中，除了以连续的多个列为纠错对象外，也有对例如1024列，以间隔8列的128列为纠错对象的情况。在这样时，如果只有最小单位的8列为列不良，则能够利用ECC电路进行1位纠错，不能够作为线路不良纠错出。因此，在如上所述时，在利用RFS模式的试验中，在连续纠错时和在同一列上进行特定数目“X”以上的纠错时将其看做行不良，以此能够检测出线路不良。

又，上面以具备ECC电路的DRAM为例进行了说明，但是半导体装置不限于DRAM。例如也可以适用于具备ECC电路的SRAM(静态存储器)等。又，在试验装置中设置ECC电路时，也可以适用于不具备ECC电路的NAND型的EEPROM(Electrically Erasable Programmable Read Only Memory)等。

其他的优势和修改将容易联想到那些已有技术。因此，发明的更主要的方面不应被局限于在此所描述的细节和有代表性的实施例中。从而不背离附加权利要求所定义的普通发明概念的精神和范围，可以做出不同的修改。

Claims (20)

1.一种半导体存储装置，其特征在于，具备

分别存储数据位用的多个存储单元排列的数据位单元阵列、

检测·分析包含试验模式信息的指令的测试电路、

对在以所述试验模式信息为依据进行的试验中从所述数据位单元阵列读出的所述数据位的纠错次数的计数用的校验子(Syndrome)计数器、以及

在所述校验子计数器的计数值达到所述规定的计数值时，输出线路(line)不良检测信号的输出电路。

2.根据权利要求1所述的半导体存储装置，其特征在于，

所述检测电路能够在所述校验子计数器设定所述规定的计数值，同时根据所述指令可编程地控制该设定的所述规定的计数值。

3.根据权利要求1所述的半导体存储装置，其特征在于，

所述校验子计数器利用所述测试电路设定所述规定的计数值，同时对在同一线路上连续进行的纠错次数进行计数，在该计数值达到所述规定的计数值时，对所述输出电路输出生成所述行不良检测信号用的控制信息。

4.根据权利要求1所述的半导体存储装置，其特征在于，

所述试验模式信息是利用行优先扫描(RFS)模式的试验用的信息或利用列优先扫描(CFS)模式的试验用的信息。

5.根据权利要求1所述的半导体存储装置，其特征在于，还具备

进行从所述数据位单元阵列读出的所述数据位的错误检测和纠错的纠错码(ECC)电路、以及

存储利用所述ECC电路进行的错误检测和纠错所需要的码位用的码位单元阵列。

6.根据权利要求5所述的半导体存储装置，其特征在于，

所述ECC电路具有1纠错·2错误检测功能。

7.根据权利要求1所述的半导体存储装置，其特征在于，

还具备暂时存储作为所述试验对象的线路地址用的第1地址寄存器，

所述校验子(Syndrome)计数器对与所述第1地址寄存器中存储的所述地址对应的线路上的纠错次数进行计数，在该值超过所述规定的计数值时，对所述输出电路输出生成所述线路不良检测信号用的控制信息。

8.根据权利要求7所述的半导体存储装置，其特征在于，

还具备暂时存储作为所述试验对象的线路地址用的第2地址寄存器，

所述第2地址寄存器在所述校验子计数器的计数值超过所述规定的计数值时，将存储的所述地址作为线路不良的地址输出到装置外部。

9.根据权利要求8所述的半导体存储装置，其特征在于，还具备

以所述第2地址寄存器输出的所述线路不良地址为依据，判断被认为线路不良的线路用冗余电路补救是否可能的控制电路、以及

在判断为能够用所述冗余电路补救时按照所述控制电路的控制，存储用所述冗余电路补救用的冗余信息的非易失性存储部。

10.根据权利要求9所述的半导体存储装置，其特征在于，

所述非易失性存储部包含多个电气熔断器。

11.根据权利要求5所述的半导体存储装置，其特征在于，

所述ECC电路具有

以所述数据位为依据生成所述码位的码位生成电路、

将以从所述数据位单元阵列读出的所述数据位为依据生成的所述码位与从所述码位单元阵列读出的所述码位进行对照，输出包含有关有无位不良和位不良的位置的信息的校验子(Syndrome)位的校验子发生器、

对来自所述校验子发生器的所述校验子位进行译码的校验子译码器、以及

根据所述校验子译码器的译码结果，对从所述数据位单元阵列读出的所述数据位进行纠错的多路复用器。

12.根据权利要求1所述的半导体存储装置，其特征在于，

还具有由装置外部提供所述指令用的试验装置，

所述试验装置具有对所述数据位单元阵列中存储的所述数据位的错误进行检测和订正的纠错码(ECC)电路。

13.一种半导体存储装置，其特征在于，具备

分别存储数据位用的多个存储单元排列的数据位单元阵列、

对从所述数据位单元阵列读出的所述数据位进行错误检测和纠错的纠错码(ECC)电路、

存储所述ECC电路进行错误检测和纠错所需要的码位用的码位单元阵列、

检测·分析包含试验模式信息和线路不良检测用的计数数限制值的指令的测试电路、

对在以所述试验模式信息为依据进行的试验中从所述数据位单元阵列读出的所述数据位的纠错次数的计数用的校验子(Syndrome)计数器、以及

在所述校验子计数器的计数值达到所述计数数限制值时，输出线路不良检测信号的输出电路。

14.根据权利要求13所述的半导体存储装置，其特征在于，

所述校验子计数器利用所述测试电路设定所述计数数限制值，同时对在同一线路上连续进行的纠错次数进行计数，在该计数值达到所述计数数限制值时，对所述输出电路输出生成所述线路不良检测信号用的控制信息。

15.一种半导体存储装置，其特征在于，具备

分别存储数据位用的多个存储单元排列的数据位单元阵列、

对从所述数据位单元阵列读出的所述数据位进行错误检测和纠错的纠错码(ECC)电路、

存储所述ECC电路进行错误检测和纠错所需要的码位用的码位单元阵列、

检测·分析包含试验模式信息和线路不良检测用的计数数限制值的指令的测试电路、

对在以所述试验模式信息为依据进行的试验中从所述数据位单元阵列读出的所述数据位的纠错次数的计数用的校验子计数器、

在所述校验子计数器的计数值超过所述计数数限制值时，输出线路不良检测信号的输出电路、以及

暂时存储作为所述试验对象的线路地址用的第1地址寄存器。

16.根据权利要求15所述的半导体存储装置，其特征在于，

所述校验子计数器对与所述第1地址寄存器中存储的所述地址对应的线路上的纠错次数进行计数，在该值超过所述计数数限制值时，对所述输出电路输出生成所述线路不良检测信号用的控制信息。

17.一种半导体存储装置，其特征在于，具备

分别存储数据位用的多个存储单元排列的数据位单元阵列、

对从所述数据位单元阵列读出的所述数据位进行错误检测和纠错的纠错码(ECC)电路、

存储所述ECC电路进行错误检测和纠错所需要的码位用的码位单元阵列、

检测·分析包含试验模式信息和线路不良检测用的计数数限制值的指令的测试电路、

对在以所述试验模式信息为依据进行的试验中从所述数据位单元阵列读出的所述数据位的纠错次数的计数用的校验子计数器、

在所述校验子计数器的计数值超过所述计数数限制值时，输出线路不良检测信号的输出电路、

暂时存储作为所述试验对象的线路地址用的第1地址寄存器、以及

暂时存储作为所述试验对象的线路地址，在所述校验子计数器的计数值超过所述计数数限制值时，将存储的所述地址作为线路不良地址输出到装置外部的第2地址寄存器。

18.根据权利要求17所述的半导体存储装置，其特征在于，

所述校验子计数器对与所述第1地址寄存器中存储的所述地址对应的线路上的纠错次数进行计数，在该值超过所述计数数限制值时，对所述输出电路输出生成所述线路不良检测信号用的控制信息。

19.一种半导体存储装置，其特征在于，具备

分别存储数据位用的多个存储单元排列的数据位单元阵列、

对从所述数据位单元阵列读出的所述数据位进行错误检测和纠错的纠错码(ECC)电路、

存储所述ECC电路进行错误检测和纠错所需要的码位用的码位单元阵列、

检测·分析包含试验模式信息和线路不良检测用的计数数限制值的指令的测试电路、

对在以所述试验模式信息为依据进行的试验中从所述数据位单元阵列读出的所述数据位的纠错次数的计数用的校验子计数器、

在所述校验子计数器的计数值超过所述计数数限制值时，输出线路不良检测信号的输出电路、

暂时存储作为所述试验对象的线路地址用的第1地址寄存器、

暂时存储作为所述试验对象的线路地址，在所述校验子计数器的计数值超过所述计数数限制值时，将存储的所述地址作为线路不良地址输出到装置外部的第2地址寄存器、

判断与所述第2地址寄存器输出的所述线路不良地址对应的线路用冗余电路补救是否可能的控制电路、以及

在判断为能够用所述冗余电路补救时按照所述控制电路的控制，存储用所述冗余电路补救用的冗余信息的非易失性存储部。

20.根据权利要求19所述的半导体存储装置，其特征在于，

所述校验子计数器对与所述第1地址寄存器中存储的所述地址对应的线路上的纠错次数进行计数，在该值超过所述计数数限制值时，对所述输出电路输出生成所述线路不良检测信号用的控制信息。

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