CN101630535B - 数据处理电路及方法 - Google Patents

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Abstract

本发明公开了一种数据处理电路及方法。从一存储单元阵列读取并储存多个编程错误位的地址。依据目标页数据得到一第一特征群多项式及一第二特征群多项式，并分别储存目标页数据为一第一字码及一第二字码。依据第一特征群多项式及第二特征群多项式得到一错误位置多项式，并依据错误位置多项式、第一字码及第二字码得到一第一错误计数及一第二错误计数。依据错误位置多项式得到一组参考码。依据该多个编程错误位的地址、第一错误计数及第二错误计数，输出一读取页数据。依据此组参考码校正读取页数据以得到一校正后的读取页数据。

Description

数据处理电路及方法
技术领域
本发明是有关于一种数据处理电路及方法，且特别是有关于一种可以降低硬件成本的存储器模块的数据处理电路及方法。
背景技术
存储器是应用于现今的多种数据储存的用途。请参照图1，其绘示传统存储器的一例的示意图。存储器100包括多条字线WL、多条位线BL以及多个存储单元区块，例如为第一存储单元区块110及第二存储单元区块120。每一个存储单元区块包括多个存储单元，该多个存储单元是以阵列形式排列，每一个存储单元包括一晶体管。此外，单一存储单元区块包括多个Y型多任务器，每一个Y型多任务器均耦接至感测放大器(senseamplifier)130。
若存储器是一预编程存储器(pre-programmed memory)，则在存储器送交至客户之前，须先将所预期的数据编程于存储器中。此时，若存储器的操作区间不足，则存储器可能于对存储单元进行编程的过程中产生错误。因此，存储器通常于制造出后会进行一边缘阈值电压测试(margin VTtest)，以找出产生编程错误的行(column)存储单元，并利用修复(repair)单元区块140内的行修复单元进行行修复(column repair)的动作，以取代产生编程错误的行存储单元。然而，如此一来，存储器100必须准备额外的修复单元区块140，使得存储器100的硬件成本上升。
发明内容
有鉴于此，本发明的主要目的在于提供一种数据处理电路及方法，且特别是存储器模块的数据处理电路及方法，利用多位错误校正码以节省行修改单元，使得存储器可利用容量增加，并降低存储器的硬件成本。
根据本发明的第一方面，提出一种存储器模块的数据处理电路，包括一分页缓冲器(page buffer)、一第一特征群(syndrome)计算器及一第二特征群计算器、一键方程式(key equation)装置、一Chien搜寻装置、一地址计数器、一闩锁器、一切换装置以及一校正单元。分页缓冲器用以储存一目标页数据。第一特征群计算器及一第二特征群计算器用以依据目标页数据得到一第一特征群多项式及一第二特征群多项式，并分别储存目标页数据为一第一字码(codeword)及一第二字码。键方程式装置用以依据第一特征群多项式及第二特征群多项式得到一错误位置(errata locator)多项式，并依据错误位置多项式、第一字码及第二字码得到一第一错误计数(error count)及一第二错误计数。Chien搜寻装置用以依据错误位置多项式得到一组参考码。地址计数器用以储存多个编程错误位的地址。闩锁器耦接至地址计数器，并用以暂存该多个编程错误位的地址。切换装置耦接至键方程式装置、闩锁器及分页缓冲器，用以依据该多个编程错误位的地址、第一错误计数及第二错误计数，输出一读取页数据。校正单元用以依据此组参考码校正读取页数据以得到一校正后的读取页数据。
根据本发明的第二方面，提出一种数据处理方法。从一存储单元阵列读取并储存多个编程错误位的地址。依据目标页数据得到一第一特征群多项式及一第二特征群多项式，并分别储存目标页数据为一第一字码及一第二字码。依据第一特征群多项式及第二特征群多项式得到一错误位置多项式，并依据错误位置多项式、第一字码及第二字码得到一第一错误计数及一第二错误计数。依据错误位置多项式得到一组参考码。依据该多个编程错误位的地址、第一错误计数及第二错误计数，输出一读取页数据。依据此组参考码校正读取页数据以得到一校正后的读取页数据。
为让本发明的上述内容能更明显易懂，下文特举一较佳实施例，并配合所附图式，作详细说明如下：
附图说明
图1绘示传统存储器的一例的示意图。
图2绘示依照本发明较佳实施例的存储器模块的数据处理电路的方块图。
图3绘示依照本发明较佳实施例的第一错误计数及第二错误计数的部份示意图。
图4绘示依照本发明较佳实施例的存储器模块的数据处理方法的流程图。
【主要元件符号说明】
100：存储器
110：第一存储单元区块
120：第二存储单元区块
130：感测放大器
140：修复单元区块
200：数据处理电路
210：感测放大器
220：分页缓冲器
230：第一特征群计算器
240：第二特征群计算器
250：键方程式装置
260：Chien搜寻装置
270：地址计数器
280：闩锁器
290：切换装置
295：校正单元
具体实施方式
本发明提供一种数据处理电路及方法，且特别是一种存储器模块的数据处理电路及方法，利用多位(multi-bit)错误校正码(ECC)以节省行修改单元，增加存储器的整体可利用容量，使得存储器的硬件成本降低。
存储器是应用于现今的多种数据储存的用途。其中，确保储存于存储器中的数据的完整性是存储器设计上很重要的一环，通常使用错误校正码(Error Correction Code，ECC)来达成此项要求。然而，由于存储器的容量越来越大，传统用以检测并校正1位错误的错误校正码，例如汉明码，已经不再使用，而被可以检测并校正多位错误的错误校正码所取代。
请参照图2，其绘示依照本发明较佳实施例的存储器模块的数据处理电路的方块图。数据处理电路200包括一感测放大器210(非必要元件，可在数据处理电路200之内，也可在数据处理电路200之外)、一分页缓冲器(page buffer)220、一第一特征群计算器(syndrome calculator)230及一第二特征群计算器240、一键方程式(key equation)装置250、一Chien搜寻装置260、一地址计数器(address counter)270、一闩锁器(latch)280、一切换装置290以及一校正单元295。数据处理电路200实质上是位于存储器模块内，且存储器模块实质上更包括一存储单元阵列(未绘示于图)。
感测放大器210用以从存储单元阵列读取一目标页数据(page data)，此目标页数据实质上包括多个错误校正码。感测放大器210将此目标页数据储存至分页缓冲器220，其中，分页缓冲器220例如为一静态随机存取存储器(SRAM)。此外，存储器模块通常于制造出后会进行一边缘阈值电压测试，以找出产生编程错误的行存储单元。若边缘阈值电压测试找到产生编程错误的存储单元，则目标页数据实质上包括多个编程正确位及多个编程错误位，该多个编程错误位的地址会被储存于地址计数器270内。闩锁器280耦接至地址计数器270，用以暂存该多个编程错误位的地址。
接下来以目标页数据包括“10X0......0X11”及三位的错误校正码为例做说明，其中，“X”是表示编程错误位，其它位为编程正确位。感测放大器210将目标页数据送至第一特征群计算器230及第二特征群计算器240。第一特征群计算器230及第二特征群计算器240依据目标页数据会分别得到一第一特征群多项式(syndrome polynomial)及一第二特征群多项式，此第一特征群多项式及第二特征群多项式是被传送至键方程式装置250。此外，第一特征群计算器230将目标页数据中的多个编程错误位设置为“1”，以储存目标页数据为第一字码(codeword)，第一字码例如为“1010......0111”。第二特征群计算器240将目标页数据中的多个编程错误位设置为“0”，以储存目标页数据为第二字码，第二字码例如为“1000......0011”。
键方程式装置250依据所接收的第一特征群多项式及第二特征群多项式得到一错误位置(errata locator)多项式，并将错误位置多项式传送到Chien搜寻装置260。Chien搜寻装置260依据错误位置多项式得到一组参考码。此外，键方程式装置250更依据错误位置多项式对第一字码“1010......0111”及第二字码“1000......0011”进行判断，以分别得到一第一错误计数(error count)及一第二错误计数。
请参照图3，其绘示依照本发明较佳实施例的第一错误计数及第二错误计数的部份示意图。兹以目标页数据包括六个编程错误位为例做说明。因为目标页数据包括三位的错误校正码，故键方程式装置250可以得到错误位置多项式，且可以判断第一字码“1010......0111”及第二字码“1000......0011”是否正确。若六个编程错误位的正确数据例如为“111111”，则第一特征群计算器230所得到的第一字码对于此六个位而言是完全正确，键方程式装置250得到第一错误计数为“0”。同时，第二特征群计算器240所得到的第二字码对于此六个位而言是完全错误，且因为错误校正码只有三位，故键方程式装置250得到第二错误计数为“3”。
若六个编程错误位的正确数据例如为“111110”，则第一特征群计算器230所得到的第一字码对于此六个位而言具有一位错误，键方程式装置250得到第一错误计数为“1”。同时，第二特征群计算器240所得到的第二字码对于此六个位而言具有五位错误，且因为错误校正码只有三位，故键方程式装置250得到第二错误计数为“3”。
若六个编程错误位的正确数据例如为“111100”，则第一特征群计算器230所得到的第一字码对于此六个位而言具有二位错误，键方程式装置250得到第一错误计数为“2”。同时，第二特征群计算器240所得到的第二字码对于此六个位而言具有四位错误，且因为错误校正码只有三位，故键方程式装置250得到第二错误计数为“3”。
若六个编程错误位的正确数据例如为“111000”，则第一特征群计算器230所得到的第一字码对于此六个位而言具有三位错误，键方程式装置250得到第一错误计数为“3”。同时，第二特征群计算器240所得到的第二字码对于此六个位而言具有三位错误，键方程式装置250得到第二错误计数为“3”。
若六个编程错误位的正确数据例如为“110000”，则第一特征群计算器230所得到的第一字码对于此六个位而言具有四位错误，且因为错误校正码只有三位，故键方程式装置250得到第一错误计数为“3”。同时，第二特征群计算器240所得到的第二字码对于此六个位而言具有二位错误，键方程式装置250得到第二错误计数为“2”。
若六个编程错误位的正确数据为“100000”，则第一特征群计算器230所得到的第一字码对于此六个位而言具有五位错误，且因为错误校正码只有三位，故键方程式装置250得到第一错误计数为“3”。同时，第二特征群计算器240所得到的第二字码对于此六个位而言具有一位错误，键方程式装置250得到第二错误计数为“1”。
若六个编程错误位的正确数据例如为“000000”，则第一特征群计算器230所得到的第一字码对于此六个位而言是完全错误，且因为错误校正码只有三位，故键方程式装置250得到第一错误计数为“3”。同时，第二特征群计算器240所得到的第二字码对于此六个位而言是完全正确，键方程式装置250得到第二错误计数为“0”。此外，键方程式装置250于得到第一错误计数及第二错误计数之后，更对第一错误计数及第二错误计数进行比较。
切换装置290例如为一多任务器，耦接至键方程式装置250及分页缓冲器220，并受控于闩锁器280，用以依据编程错误位的地址、第一错误计数及第二错误计数，输出一读取页数据。当输出地址不是编程错误位的地址时，闩锁器280使得切换装置290输出储存于分页缓冲器220中相对应的编程正确位。当输出地址为编程错误位的地址，且第一错误计数小于第二错误计数时，代表较多的编程错误位的正确数值为“1”，故闩锁器280使得切换装置290依据第一错误计数输出“1”以取代编程错误位。
当输出地址为编程错误位的地址，且第一错误计数大于第二错误计数时，代表较多的编程错误位的正确数值为“0”，故闩锁器280使得切换装置290依据第二错误计数输出“0”以取代编程错误位。当输出地址为编程错误位的地址，且第一错误计数等于第二错误计数时，代表编程错误位的正确数值为“1”或“0”的数目相等，故闩锁器280使得切换装置290输出“1”或“0”以取代编程错误位。
切换装置290输出读取页数据至校正单元295。校正单元295例如为一互斥或门，用以将此组参考码及读取页数据中相对应的位进行互斥或的运算，以得到一校正后的读取页数据。
本发明还提供一种存储器模块的数据处理方法。请参照图4，其绘示依照本发明较佳实施例的存储器模块的数据处理方法的流程图。于步骤S400中，从一存储单元阵列读取并储存一目标页数据，且当目标页数据包括多个编程错误位时，储存该多个编程错误位的地址。于步骤S410中，依据目标页数据得到一第一特征群多项式及一第二特征群多项式，并分别储存目标页数据为一第一字码及一第二字码。
于步骤S420中，依据第一特征群多项式及第二特征群多项式得到一错误位置多项式，并依据错误位置多项式、第一字码及第二字码得到一第一错误计数及一第二错误计数。于步骤S430中，依据错误位置多项式得到一组参考码。于步骤S440中，依据该多个编程错误位的地址、第一错误计数及第二错误计数，输出一读取页数据。于步骤S450中，依据此组参考码校正该读取页数据以得到一校正后的读取页数据。
上述的存储器模块的数据处理方法，其操作原理已详述于存储器模块的数据处理电路200中，故于此不再详述。
本发明上述实施例所揭露的存储器模块的数据处理电路及方法，是利用多位的错误校正码对编程错误位进行校正的动作，故得以节省行修改单元，增加存储器的整体可利用容量，使得存储器的硬件成本降低。此外，于上述的实施例中，是利用第一错误计数及第二错误计数选择较多的编程错误位的正确数值并输出该正确数值。如此一来，对于m位的错误校正码而言，即可以修正2m位的编程错误位，更是大幅节省行修改单元的需求量。
综上所述，虽然本发明已以一较佳实施例揭露如上，然其并非用以限定本发明。本发明所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作各种的更动与润饰。因此，本发明的保护范围当视权利要求所界定的范围为准。

Claims (13)

1.一种数据处理电路，其特征在于，包括：
一分页缓冲器，用以储存一目标页数据，该目标页数据包括多个编程正确位及多个编程错误位；
一第一特征群计算器及一第二特征群计算器，用以依据该目标页数据分别得到一第一特征群多项式及一第二特征群多项式，并分别储存该目标页数据为一第一字码及一第二字码；
一键方程式装置，用以依据该第一特征群多项式及该第二特征群多项式得到一错误位置多项式，并依据该错误位置多项式、该第一字码及该第二字码得到一第一错误计数及一第二错误计数；
一Chien搜寻装置，用以依据该错误位置多项式得到一组参考码；
一地址计数器，用以储存该多个编程错误位的地址；
一闩锁器，耦接至该地址计数器，并用以暂存该多个编程错误位的地址；
一切换装置，耦接至该键方程式装置、该闩锁器及该分页缓冲器，用以依据该多个编程错误位的地址、该第一错误计数及该第二错误计数，输出一读取页数据；以及
一校正单元，用以依据该组参考码校正该读取页数据以得到一校正后的读取页数据。
2.根据权利要求1所述的数据处理电路，其特征在于，该分页缓冲器储存该多个编程正确位及该多个编程错误位，该第一特征群计算器将该多个编程错误位设置为“1”以储存该目标页数据为该第一字码，该第二特征群计算器将该多个编程错误位设置为“0”以储存该目标页数据为该第二字码。
3.根据权利要求2所述的数据处理电路，其特征在于，该键方程式装置依据该错误位置多项式对该第一字码及该第二字码进行判断，以分别得到该第一错误计数及该第二错误计数，并对该第一错误计数及该第二错误计数进行比较。
4.根据权利要求3所述的数据处理电路，其特征在于，该切换装置耦接至该分页缓冲器及该键方程式装置，并受控于该闩锁器，当输出地址不是该多个编程错误位的地址时，该闩锁器使得该切换装置输出储存于该分页缓冲器中相对应的该多个编程正确位。
5.根据权利要求4所述的数据处理电路，其特征在于，当输出地址为该多个编程错误位的地址，且该第一错误计数小于该第二错误计数时，该闩锁器使得该切换装置依据该第一错误计数输出“1”以取代该多个编程错误位。
6.根据权利要求4所述的数据处理电路，其特征在于，当输出地址为该多个编程错误位的地址，且该第一错误计数大于该第二错误计数时，该闩锁器使得该切换装置依据该第二错误计数输出“0”以取代该多个编程错误位。
7.根据权利要求4所述的数据处理电路，其特征在于，当输出地址为该多个编程错误位的地址，且该第一错误计数等于该第二错误计数时，该闩锁器使得该切换装置输出“1”或“0”以取代该多个编程错误位。
8.根据权利要求1所述的数据处理电路，其特征在于，该校正单元为一互斥或门，用以将该组参考码及该读取页数据中相对应的位进行互斥或的运算，以得到该校正后的读取页数据。
9.一种数据处理方法，其特征在于，包括：
从一存储单元阵列读取并储存多个编程错误位的地址；
依据一目标页数据得到一第一特征群多项式及一第二特征群多项式，并分别储存该目标页数据为一第一字码及一第二字码；
依据该第一特征群多项式及该第二特征群多项式得到一错误位置多项式，并依据该错误位置多项式、该第一字码及该第二字码得到一第一错误计数及一第二错误计数；
依据该错误位置多项式得到一组参考码；
依据该多个编程错误位的地址、该第一错误计数及该第二错误计数，输出一读取页数据；以及
依据该组参考码校正该读取页数据以得到一校正后的读取页数据；
其中，该目标页数据包括多个编程正确位及该多个编程错误位。
10.根据权利要求9所述的数据处理方法，其特征在于，该储存该目标页数据为该第一字码及该第二字码的步骤包括：
将该多个编程错误位设置为“1”以储存该目标页数据为该第一字码；以及
将该多个编程错误位设置为“0”以储存该目标页数据为该第二字码。
11.根据权利要求10所述的数据处理方法，其特征在于，更包括：
依据该错误位置多项式对该第一字码及该第二字码进行判断，以分别得到该第一错误计数及该第二错误计数；以及
对该第一错误计数及该第二错误计数进行比较。
12.根据权利要求11所述的数据处理方法，其特征在于，该输出该读取页数据的步骤包括：
当输出地址不是该多个编程错误位的地址时，输出相对应的该多个编程正确位；
当输出地址为该多个编程错误位的地址，且该第一错误计数小于该第二错误计数时，输出“1”以取代该多个编程错误位；
当输出地址为该多个编程错误位的地址，且该第一错误计数大于该第二错误计数时，输出“0”以取代该多个编程错误位；以及
当输出地址为该多个编程错误位的地址，且该第一错误计数等于该第二错误计数时，输出“1”或“0”以取代该多个编程错误位。
13.根据权利要求9所述的数据处理方法，其特征在于，该得到该校正后的读取页数据的步骤是将该组参考码及该读取页数据中相对应的位进行互斥或的运算，以得到该校正后的读取页数据。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100031096A1 (en) * 2008-07-31 2010-02-04 Ercole Rosario Di Iorio Internal fail bit or byte counter
US9852811B2 (en) * 2014-11-13 2017-12-26 Macronix International Co., Ltd. Device and method for detecting controller signal errors in flash memory

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1691202A (zh) * 2004-04-23 2005-11-02 株式会社东芝 具有码位单元阵列的半导体存储装置
CN1881477A (zh) * 2005-06-15 2006-12-20 日立环球储存科技荷兰有限公司 编码数据的错误检测和校正

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61102841A (ja) * 1984-10-24 1986-05-21 Nec Corp 回線品質監視装置
KR20020065788A (ko) * 2001-02-07 2002-08-14 삼성전자 주식회사 엠 또는 이엠 비트 데이터 처리 겸용 리드 솔로몬 복호기및 그 복호 방법
KR100734307B1 (ko) * 2006-01-23 2007-07-02 삼성전자주식회사 포스트 비터비 에러 정정 방법 및 이에 적합한 장치

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1691202A (zh) * 2004-04-23 2005-11-02 株式会社东芝 具有码位单元阵列的半导体存储装置
CN1881477A (zh) * 2005-06-15 2006-12-20 日立环球储存科技荷兰有限公司 编码数据的错误检测和校正

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