CN1687914A - 一种vxi总线寄存器基接口及其实现方法 - Google Patents

Abstract

一种VXI总线寄存器基接口，其特征在于它包括一个单片复杂可编程逻辑器件(CPLD)和外接双口RAM，通过编程设计在单片复杂可编程逻辑器件(CPLD)中形成硬件状态的地址译码电路、中断锁存电路、数据传输/中断处理电路及IO线控制电路；地址译码电路、中断锁存电路、数据传输/中断处理电路及IO线控制电路的连接关系为：地址译码电路接数据传输/中断处理电路，接输入输出引脚；数据传输/中断处理电路接IO线控制电路，接中断锁存电路，接输入输出引脚；中断锁存电路接输入输出引脚；IO线控制电路接输入输出引脚。本发明应用于基于VXI总线的高频地波雷达主机之中，实现与外部设备双向中断、全双工的块数据传输方式，具有结构简单、体积小、价格低、通用性好、通信速率高、灵活性高、调试方便等特点。

Description

一种VXI总线寄存器基接口及其实现方法

技术领域

本发明涉及一种VXI总线寄存器基接口。

背景技术

VXI(VWE Extension for Instrumentation)总线具有优良的交互操作性、高可靠性、高数据传输率和开放式模块化结构等优点，成为自动测试领域的理想平台。高频地波雷达主机包括多通道接收机模件、同步控制器及频率综合器模件和在线短波频谱监测模件。所有模件都带有一片或多片CPU或DSP，各模件之间、各模件与计算机之间存在着密切的联系，按照系统模块化、标准化、灵活性的设计要求，同时兼顾考虑电源、散热、电磁兼容等指标，确定用VXI总线作为高频地波雷达主机的系统总线，因此必须解决VXI接口控制器的设计。

目前，VXI接口控制器的设计主要有以下2种方案：

(1)采用中、小规模逻辑器件或简单的门阵列逻辑芯片(如GAL、PAL等)来实现。其优点是价格便宜、逻辑清楚。但集成度低、功耗大、可靠性差。

(2)采用专用接口芯片。其缺点是种类少、价格高、订货周期长，而且功能非常复杂，不一定适合模件的设计要求，一般要附加较多的外围器件才能与模件实现较好的配合。

发明内容

本发明针对上述问题，提供一种VXI总线寄存器基接口，具有结构简单、体积小、价格低、通用性好、通信速率高、灵活性高、调试方便等特点。

本发明提供的技术方案是：一种VXI总线寄存器基接口，其特征在于它包括一个单片复杂可编程逻辑器件(CPLD)和外接双口RAM，通过编程设计在单片复杂可编程逻辑器件(CPLD)中形成硬件状态的地址译码电路、中断锁存电路、数据传输/中断处理电路及IO线控制电路；地址译码电路、中断锁存电路、数据传输/中断处理电路及IO线控制电路的连接关系为：

地址译码电路接数据传输/中断处理电路，接输入输出引脚；

数据传输/中断处理电路接IO线控制电路，接中断锁存电路，接输入输出引脚；

中断锁存电路接输入输出引脚；

IO线控制电路接输入输出引脚。

如上所述的VXI总线寄存器基接口，其特征在于：

所述的地址译码电路包括地址译码和中断线译码；地址译码包括多个门电路和两个比较器；中断线译码包括多个门电路和1个比较器；

所述的中断锁存电路包括多个门电路、一个触发器和一个译码器；

所述的数据传输/中断处理电路按下列流程工作：

中模件复位后处于初态；

当FSM收到RES_CS信号时，判断寄存器地址，若允许对该寄存器操作；则进行A16/D16方式的数据传送，同时发出数据应答信号DTACK，否则发出总线错误信号BERR，。然后等待DS1、DS0、AS都变高之后，再撤销DTACK或BERR，从而完成一个数传周期，返回初态；

当FSM收到DPRAM_CS信号时，若双口RAM正忙，则等待，直到DPRAM空闲，再进行A24/D16方式的数据传送，发出数据应答信号DTACK。然后等待DS1、DS0、AS都变高，再撤销DTACK或BERR，完成一个数传周期，返回初态：

当FSM收到IACK_CS时，FSM将本模件的状态和识别码ID送上总线供背板读取，撤销中断请求，同时发出数据应答信号DTACK，然后等待DS1、DS0、AS都变高，再撤销DTACK或BERR，完成一次有效的中断过程，返回初态；

所述的IO线控制电路按下列流程工作：

中模件复位后处于初态，当FSM收到RES_CS信号时，判断寄存器地址，若允许输出RESET信号或是输出IRQ信号，则进行相应操作，之后发出数据应答信号DTACK，否则发出总线错误信号BERR；然后等待DS1、DS0、AS都变高之后，再撤销DTACK或BERR，从而完成IO信号的传送，返回初态。

如上所述的VXI总线寄存器基接口的实现方法，其特征在于：所述的地址译码电路根据零槽控制器输出的地址信息实现A16/A24逻辑地址译码功能。该方法带来的优点和好处是电路简单、逻辑关系清晰、稳定可靠等。

如上所述的VXI总线寄存器基接口的实现方法，其特征在于：所述中断锁存电路锁存外部功能电路产生的中断请求，从7根中断请求线中选择某一根中断线，将中断请求送入VXI背板；待中断处理模块响应完中断后，清除锁存了的中断，以允许外部功能电路再次申请中断。该方法带来的优点和好处是对外部中断信号的时序没有严格要求。

如上所述的VXI总线寄存器基接口的实现方法，其特征在于：所述数据传输/中断处理电路在正常数据传送时读写配置寄存器、双口RAM；向功能电路产生中断；应答功能电路产生的中断及传送状态/识别码信息；向背板总线传送数据应答信号等。该方法带来的优点和好处是传输速率快、防止数据传输冲突。

如上所述的VXI总线寄存器基接口的实现方法，其特征在于：所述IO线控制电路采用A16/D16的寄存器读写方式，实现IO口线的操作。该方法带来的优点和好处是带有锁存输出、容易实现IO口线的扩展。

本发明应用于基于VXI总线的高频地波雷达主机之中，实现与外部设备双向中断、全双工的块数据传输方式，具有结构简单、体积小、价格低、通用性好、通信速率高、灵活性高、调试方便等特点。

附图说明

图1，是本发明实施例的电路结构示意图。

图2，是本发明实施例中的VXI总线寄存器基接口芯片的电路框图。其中，地址译码电路1，数据传输/中断处理电路2，中断锁存电路3，IO线控制电路4。

图3，是图2中地址译码电路1的具体实现电路。

图4，是图2中中断锁存电路3的具体实现电路。

图5，是图2中数据传输/中断处理电路2的流程图。

图6，是图2中IO线控制电路4的控制流程图。

具体实施方式

下面结合附图及实施例，对本发明作进一步详细的描述。

参见图1和图2，本发明中的VXI总线寄存器基接口芯片主要包括：包括地址译码电路1、数据传输/中断处理电路2、中断锁存电路3及IO线控制电路4。

图3中当VXI背板输出的中断应答信号IACK和长字信号LWORD都为高电平，数据锁存线DS1、DS0、地址锁存线AS都为低电平，地址修改码信号AM[5..0]为101101b，且地址线A13-A6与模件设置的设备地址相等(A14、A15为高)，此时为正常配置寄存器A16/D16数据传输，产生配置寄存器片选信号RES_CS给数据传输模块。逻辑关系为：

         RES_CS＝IACK&&(AM[5..0]＝＝2DH)

        &&LWORD&&(A[13..6]＝＝LA[7..0])

        && DS1&& DS0&& AS&&A14&&A15

当背板输出的中断应答信号IACK和长字信号LWORD为高电平，数据锁存线DS1、DS0、地址锁存线AS为低电平，地址修改码信号AM[5..0]为111xxxb，且地址线A[23..16]与模件的偏移地址寄存器中的高8位数据相等时，为双口RAM的A24/D16数据传输，产生双口RAM片选信号DPRAM_CS给数据传输模块，准备读写外部的双口RAM。逻辑关系为：

         DPRAM_CS＝IACK&&LWORD&& DS1

        && DS0&& AS&&(AM[5..0]＝111×××b)

        &&(A[23..16]＝＝Offset_Reg[15..8])

当VXI产生中断认可时，背板发出的IACK信号为低，LWORD为高，且接口的输入信号IACKIN也为低电平时，中断菊花链识别电路比较地址信号A[3..1]与中断线选择开关，当信号都符合条件时，产生状态/识别码的片选信号IACK_CS给数据传输模块，切断中断菊花链，准备输出接口状态/识别码，否则将中断认可信号通过IACKOUT传递给下一模件，以保证中断认可信号能够畅通地在菊花链中传递。逻辑关系分别为：

         IACK_CS＝ IACK&& IACKIN&&LWORD

        && DS1&& DS0&& AS&&(A[3..1]＝＝INTL[3..1])

         IACKOUT＝ 1ACK&& IACKIN&&LWORD

        && DS1&& DS0&& AS&&(A[3..1]！＝INTL[3..1])

         READ_IACK_CS＝ IACK&& IACKIN&&LWORD

        && DS1&& DS0&& AS&&Enable_IACK

        &&(A[3..1]＝＝INTL[3..1])

图4中当外部功能电路产生了中断请求时，中断锁存模块锁存该中断，同时根据中断认可级别跳线的设定，从7根中断请求线中选择某一根中断线，将中断请求送入VXI背板。待中断处理模块响应完中断后，清除锁存了的中断，以允许外部功能电路再次申请中断。

图5中模件复位后处于初态，当FSM收到RES_CS信号时，判断寄存器地址，若允许对该寄存器操作，则进行A16/D16方式的数据传送，同时发出数据应答信号DTACK，否则发出总线错误信号BERR，。然后等待DS1、DS0、AS都变高之后，再撤销DTACK或BERR，从而完成一个数传周期，返回初态。

同样，当FSM收到DPRAM_CS信号时，若双口RAM正忙，则等待，直到DPRAM空闲，再进行A24/D16方式的数据传送，发出数据应答信号DTACK。然后等待DS1、DS0、AS都变高，再撤销DTACK或BERR，完成一个数传周期，返回初态。

中断控制模块采用“应答后释放”(ROAK)的中断模式。当FSM收到IACK_CS时，FSM将本模件的状态和识别码ID送上总线供背板读取，撤销中断请求，同时发出数据应答信号DTACK，然后等待DS1、DS0、AS都变高，再撤销DTACK或BERR，完成一次有效的中断过程，返回初态。

图6中模件复位后处于初态，当FSM收到RES_CS信号时，判断寄存器地址，若允许输出RESET信号或是输出IRQ信号，则进行相应操作，之后发出数据应答信号DTACK，否则发出总线错误信号BERR，。然后等待DS1、DS0、AS都变高之后，再撤销DTACK或BERR，从而完成IO信号的传送，返回初态。

接口芯片共有144脚，采用TQFP封装。工作电压为4.75-5.25V，所有管脚都与TTL与CMOS兼容，工作频率高达100MHz，时序关系和电气指标与VXI规范兼容。

Claims (6)

1、一种VXI总线寄存器基接口，其特征在于它包括一个单片复杂可编程逻辑器件(CPLD)和外接双口RAM，通过编程设计在单片复杂可编程逻辑器件(CPLD)中形成硬件状态的地址译码电路、中断锁存电路、数据传输/中断处理电路及IO线控制电路；地址译码电路、中断锁存电路、数据传输/中断处理电路及IO线控制电路的连接关系为：

地址译码电路接数据传输/中断处理电路，接输入输出引脚；

数据传输/中断处理电路接IO线控制电路，接中断锁存电路，接输入输出引脚；

中断锁存电路接输入输出引脚；

IO线控制电路接输入输出引脚。

2、如权利要求1所述的VXI总线寄存器基接口，其特征在于：

所述的地址译码电路包括地址译码和中断线译码；地址译码包括多个门电路和两个比较器；中断线译码包括多个门电路和1个比较器；

所述的中断锁存电路包括多个门电路、一个触发器和一个译码器；

所述的数据传输/中断处理电路按下列流程工作：

中模件复位后处于初态；

当FSM收到RES_CS信号时，判断寄存器地址，若允许对该寄存器操作；则进行A16/D16方式的数据传送，同时发出数据应答信号DTACK，否则发出总线错误信号BERR，。然后等待DS1、DS0、AS都变高之后，再撤销DTACK或BERR，从而完成一个数传周期，返回初态；

当FSM收到DPRAM_CS信号时，若双口RAM正忙，则等待，直到DPRAM空闲，再进行A24/D16方式的数据传送，发出数据应答信号DTACK。然后等待DS1、DS0、AS都变高，再撤销DTACK或BERR，完成一个数传周期，返回初态；

当FSM收到IACK_CS时，FSM将本模件的状态和识别码ID送上总线供背板读取，撤销中断请求，同时发出数据应答信号DTACK，然后等待DS1、DS0、AS都变高，再撤销DTACK或BERR，完成一次有效的中断过程，返回初态；

所述的IO线控制电路按下列流程工作：

中模件复位后处于初态，当FSM收到RES_CS信号时，判断寄存器地址，若允许输出RESET信号或是输出IRQ信号，则进行相应操作，之后发出数据应答信号DTACK，否则发出总线错误信号BERR；然后等待DS1、DS0、AS都变高之后，再撤销DTACK或BERR，从而完成IO信号的传送，返回初态。

3、如权利要求1所述的VXI总线寄存器基接口的实现方法，其特征在于：所述的地址译码电路根据零槽控制器输出的地址信息实现A16/A24逻辑地址译码功能。

4、如权利要求1所述的VXI总线寄存器基接口的实现方法，其特征在于：所述中断锁存电路锁存外部功能电路产生的中断请求，从7根中断请求线中选择某一根中断线，将中断请求送入VXI背板；待中断处理模块响应完中断后，清除锁存了的中断，以允许外部功能电路再次申请中断。

5、如权利要求1所述的VXI总线寄存器基接口的实现方法，其特征在于：所述数据传输/中断处理电路在正常数据传送时读写配置寄存器、双口RAM；向功能电路产生中断；应答功能电路产生的中断及传送状态/识别码信息；向背板总线传送数据应答信号等。

6、如权利要求1所述的VXI总线寄存器基接口的实现方法，其特征在于：所述IO线控制电路采用A16/D16的寄存器读写方式，实现IO口线的操作。

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