CN1675840A - 具有增量相位检测器的锁相环和组合逻辑运算与数模转换的转换器 - Google Patents

Abstract

本发明涉及一种锁相环，包括压控振荡器和具有用于控制输出信号的频率的频率控制输入。该锁相环还具有相位比较器，用于从响应接收的输出信号和基准信号而检测的相位误差获得控制信号。所述控制信号耦合至所述压控振荡器的频率控制输入。相位比较器包括将第一和第二预定相位步长值与第一和第二累加相位值相加的第一和第二累加器，还包括用于确定相位误差的部件。相位比较器还具有对来自第一和第二累加器的输出进行第一和第二AND运算，并获得相应于AND运算的输出的模拟信号的电路部件。本发明还涉及获得有关两个信号之间的相位误差的信息的方法。本发明还涉及用于锁相环的相位比较器。本发明还涉及数模转换器，该转换器可组合逻辑运算和数模转换。

Description

具有增量相位检测器的锁相环和组合 逻辑运算与数模转换的转换器

技术领域

本发明涉及一种锁相环，具体地说，涉及一种具有相位比较器的锁相环，相位比较器具有源自增量相位检测器的输出的相位误差。

本发明还涉及一种响应第一信号和第二信号来确定相位误差的方法，以及用于执行该方法的相位比较器。

本发明还涉及一种数模转换器，更具体地，涉及一种用于组合逻辑运算与数模转换的转换器。

背景技术

锁相环用于各种应用中。通常，锁相环包括相位比较器或相位检测器以比较压控振荡器的频分输出信号和基准信号。这两个信号之间的差用于产生控制信号或误差信号，该控制信号或误差信号反馈到压控振荡器，以便朝着减小该相位差的方向来控制压控振荡器的信号输出频率。例如，锁相环用于不同类型的无线电系统，例如蜂窝电话中，其中振荡器锁定到准确的基准频率。然后提供不同的部件以将该准确的基准频率伸缩到期望的频率。

在传统锁相环(PLL)中，公知的是将压控振荡器(VCO)的输出信号除以自然数。这种除法可以由除法器或分频器执行。执行除法的原因是因为如果两个待比较信号的频率相等则根据现有技术的比较器只能比较这两个信号的相位，还因为输出频率通常较“高”(MHz或GHz范围)，而使控制电路工作在较低频率下更为容易/更可行。在一些实施例中，还可以由分频器将基准时钟除以自然数，以便获得两个待比较信号的给定频率。

当使用传统锁相环时，输出信号中出现一些不期望的频率分量或伪信号。这些伪信号的出现是因为相位比较器(也称为相位检测器)工作在由此给定的频率下。伪信号是不期望的效应，因为它通常降低其中运行锁相环的系统的总体性能。例如，无线电系统中载波上的伪信号是不利的，因为它使得不期望的信道干扰期望的信道，并由此降低无线电系统的总体性能。

根据现有技术，对这个问题的解决办法是使用通常位于相位比较器和压控振荡器之间的环路滤波器来滤除伪信号，即过滤压控振荡器的控制信号。通常，如果环路滤波器的带宽非常小，例如小于伪信号之间的距离，就可以在该换路滤波器中滤除伪信号。但是，减少环路滤波器的带宽的代价是更慢的PLL，也就是增加了PLL的锁定时间。

一些完全或部分利用数字部件实施的非普遍公知的锁相环也存在由于其实施方式而产生次谐波频率的风险。这是由于两个信号，即基准信号和输出信号相互作用的方式。理想情况下，基准信号和输出信号异步运行，当相位一致时建立相位锁定。在锁相之前以及如果有干扰打破该锁定都可能出现次谐波。

US 5459435示出了PLL的数字实施方式。本发明是已知的模拟PLL技术的直接前向转换，其中使用第一和第二计数器单元来指示频分输出信号和基准之间的相位误差。PLL的分辨率固定为数字实施的位分辨率，因此固定了输出频率和基准频率之间的比例。

US 5999060也示出了使用计数器的PLL的数字实施。如US 5459435，PLL的分辨率首先被固定为位分辨率，但是，然后由反馈中的定标部件进行补偿。该定标部件使得可以增加可能的输出频率的数目。

US 6188288在很多方面与US 5999060相同，其中在反馈中使用一些定标部件来补偿位分辨率。US 6188288与上述PLL的不同之处在于，使用电流控制振荡器而不是压控振荡器。

上述PLL介绍了用于增加可能的输出频率数目的部件。这些部件也大大增加了PLL电路的复杂程度，并且没有改善PLL的锁定时间，因为仍然需要窄带宽的环路滤波器。

在US 6046643中描述了一种PLL电路的数字实施。在此，具有固定分割比例的分频器将压控振荡器的输出作为输入，并且该分频器的输出向第一累加器提供第一时钟信号，该第一累加器在第一时钟信号的控制下合计第一基准信号。第二累加器在基准时钟信号的控制下合计第二基准信号。合计后的信号相减、通过数字滤波器滤波、加权、然后被转换为模拟信号。该模拟信号由模拟滤波器滤波，并馈送到压控振荡器。由此，两个合计信号之间的差可用于产生控制或误差信号，用于朝着减小这两个合计信号之间的差的方向控制压控振荡器的频率，并且可以通过第一和第二基准信号的适当选择来选择输出频率。然而，来自两个累加器的两个合计信号是异步信号，由此产生相减处理的问题。在US 6046643中，除了相减之后的滤波处理之外没有给出执行两个异步信号的这种相减的解决方案。

发明内容

本发明的目的是提供一种改善的锁相环，其可以具有快速锁定时间，最小风险在输出中存在次谐波，并可以用简单电路来实现。

而且，本发明的目的是，提供一种将两个异步数字信号相减以获得相位误差信号的解决方案，该相位误差信号可用于获得改善的锁相环电路。

为了提供相位误差信号，可以从两个相减的异步数字信号中获得模拟信号，这可以包括使用一个或多个数模转换器。由此，本发明还有一个目的是，提供一种转换电路的解决方案，用于获得一个或多个数字输入信号的模拟表示。

根据本发明的第一方面，所提供的锁相环包括：

压控振荡器，用于产生输出信号并具有用于控制该输出信号的频率的频率控制输入；以及

相位比较器，用于从响应接收的输出信号和基准信号而检测的相位误差中获得控制信号，所述控制信号耦合至所述压控振荡器的频率控制输入，

其中，所述相位比较器包括：

第一累加器，适用于响应基准信号中的重新发生(reoccurring event)事件而将第一预定相位步长值加至第一累加相位值；

第二累加器，适用于响应接收的输出信号中的重新发生事件而将第二预定相位步长值加至第二累加相位值；以及

用于从获得的第一和第二累加相位值确定相位误差的部件或运算部件。

根据本发明的实施例，用于从获得的第一和第二累加相位值确定相位误差的部件可适用于基于获得的相位误差而获得控制信号，或从获得的第一和第二累加相位值获得该控制信号，其中该控制信号可以代表相位误差。

该类型的PLL可以具有大的环路带宽，该带宽独立于分频比并导致快速锁定时间。该环路带宽可以很大是因为如下所示，输出中的伪信号很大程度上可以按照期望来放置，由此允许具有更大带宽的环路滤波器。

由于环路带宽可以更大，因此该环路的时间常数可以更小。由于环路组件的尺寸更小并由此占据更小的管芯阵列(die array)，因此可以更价廉地集成这种类型的PLL。

由于环路带宽可以独立于分频比，因此PLL可以补偿基准中的频率误差，并由此不再需要使用几乎所有无线电系统和其它通信系统中使用的压控温度补偿晶体振荡器(VCTXCO)或压控晶体振荡器(VCXO)。VCTCXO和VCXO通常是价格昂贵的电路，并可以用通常具有比VCTCXO和VCXO更好的相位噪声性能的更简单晶体振荡器来代替。

同样，由于环路带宽可以更大，因此可以抑制载波附近的更宽带宽内的VCO的窄带相位噪声，并由此改善PLL的总性能。这意味着VCO不必具有如同传统PLL系统那样较好的窄带相位噪声性能。由于集成电路上的谐振器具有很低的Q值，因此集成VCO的性能通常没有离散解决方案那么好。在一些系统中，这使得可以在不能使用传统系统的地方完全集成VCO。

此外，由于PLL可以具有快速锁定时间，可以通过改变预定的相位步长值(N_R和N_V)来直接数字调制PLL。这意味着可以在使用移频键控(FSK)和相移键控(PSK)的系统中去掉上变频器。

根据本发明的优选实施例，锁相环还可以包括用于对输出信号进行分频的分频器，由此相位比较器所接收的输出信号是分频后的输出信号。

优选的，所述运算部件是用于通过获得的第一和第二累加相位值之间的相减来确定相位误差的减法部件。在此，该减法部件可适用于从第一累加相位值中减去第二累加相位值。

根据本发明的优选实施例，相位比较器包括数模转换器，适用于转换相位误差并由此产生模拟输出信号。由此，锁相环可以达到很大的内部放大，一种接近无穷的放大，因此锁相环的带宽主要由环路滤波器确定。

在本发明的优选实施例中，相位比较器包括转换器电路，包括：

用于对第一累加器的输出和第二累加器的反向输出进行第一逻辑逐位AND运算，并产生所述第一逻辑逐位AND运算的第一模拟表示的部件，以及用于对第二累加器的输出和第一累加器的反向输出进行第二逻辑逐位AND运算，并产生所述第二逻辑逐位AND运算的第二模拟表示的部件。

在此，转换器电路可以包括电流模式逻辑电路，其给出电流输出用于两个输入AND运算，该电流输出可用于产生逐位AND运算的模拟表示。优选的，所述运算部件适用于基于第二逻辑逐位AND运算的第二模拟表示和第一逻辑逐位AND运算的第一模拟表示而获得一个或两个模拟相位误差信号。该运算部件可以包括减法部件，适用于执行从第一模拟表示减去第二模拟表示的模拟减法。

根据本发明的优选实施例，相位比较器包括第一和第二数模转换器，适用于转换第一和第二累加相位值并由此产生其模拟表示。更优选的，该运算部件适用于执行从第一累加相位值的模拟表示减去第二累加相位值的模拟表示的模拟减法。这是很有利的，这是因为基准信号和输出信号本质上异步运行的事实。由于可以执行的数字减法的方式，可能很难实施将瞬时运算或需要瞬时运算而不在输出中产生尖峰或危害的异步数字减法，可能引起伪信号或在最坏的情况下引起错误功能。

根据本发明的优选实施例，相位比较器包括第一和第二AND部件，其中所述第一AND部件的输出连接到第一数模转换器，由此第一累加器连接到所述第一AND部件的第一非反向输入，第二累加器连接到所述第一AND部件的第一反向输入，所述第二AND部件的输出连接到所述第二数模转换器，所述第二累加器还连接到所述第二AND部件的第一非反向输入，所述第一累加器还连接到所述第二AND部件的第一反向输入。数模转换器具有稳定时间，该时间是从数字输入施加至数模转换器直到实现稳定输出所需的时间，当较高位变化，尤其是最高有效位变化时该稳定时间可能引起较大但短暂持续的错误。这尤其是个问题，因为基准信号和输出信号本质上异步运行。此外，由于组件内部进行数字加法(减法)的方式，可能在该组件的输出中存在短的脉动。通过使用AND部件对数字进行预处理，有助于从数模转换器更没有错误的输出。

根据本发明的优选实施例，相位比较器包括用于第一累加器的最高有效位的第一复位部件、用于第二累加器的最高有效位的第二复位部件和第三AND部件，其中，所述第三AND部件的输出连接到所述第一和第二累加器的所述第一和第二复位部件，所述第一累加器的最高有效位连接到所述第三AND部件的第一非反向输入，所述第二累加器的最高有效位连接到所述第三AND部件的第二非反向输入。来自相位比较器的预期输出是两个信号之间的相位差而不是它们的绝对值。通过使用用于所述第一和第二累加器的最高有效位的复位部件，可以防止累加器的数值溢出，同时来自相位比较器的输出可以保持不变。如上所述，复位累加器的最高有效位，并且由至数模转换器的输入的最高有效位来控制该复位。通过使用任何位和任意次数的复位来实现相同的功能。

本发明还涉及一种检测第一信号和第二信号之间的相位误差或响应第一信号和第二信号来检测相位误差的方法。由此，根据本发明的第二方面，提供了一种用于响应第一信号和第二信号来确定相位误差的方法，所述方法包括下列步骤：

响应该第一信号而产生第一重新发生触发事件；

响应该第二信号而产生第二重新发生触发事件；

当发生第一触发事件时，将第一相位值增加第一预定增量值以获得第一累加相位值；

当发生第二触发事件时，将第二相位值增加第二预定增量值以获得第二累加相位值；

基于获得的第一和第二累加相位值来计算或确定所述相位误差。

本发明的该方法还可以包括对第一信号和/或第二信号进行分频的步骤，其中分别响应分频的第一和/或第二信号而执行产生所述第一和/或第二重新发生触发事件。

优选的，基于从所述第一累加相位值减去所述第二累加相位值来计算或确定相位误差。

根据本发明的该方法的实施例，由二进制数表示所述第一累加相位值、第二累加相位值和相位误差。

但是，优选的，由二进制数表示所述第一累加相位值和第二累加相位值，由一个或多个模拟信号表示所述相位误差。在此，本发明的方法还可以包括下列步骤：

执行所述第一累加相位值和反向第二累加相位值的第一逻辑逐位AND运算，并产生所述第一逻辑逐位AND运算的第一模拟表示；以及

执行第二累加相位值和反向第一累加相位值的第二逻辑逐位AND运算，并产生所述第二逻辑逐位AND运算的第二模拟表示。

根据本发明的实施例，所述计算或确定相位误差可以包括：基于所述第二逻辑逐位AND运算的第二模拟表示和所述第一逻辑逐位AND运算的第一模拟表示，产生一个或两个模拟相位误差信号。在此，相位误差的计算或确定可以包括：执行从所述第一模拟表示减去第二模拟表示的模拟减法。

在本发明方法的实施例中，当所述第一累加相位值和所述第二累加相位值的最高有效位同时为1或逻辑高时，复位所述第一累加相位值的最高有效位和第二累加相位值的最高有效位。在一实施例中，每当第一和第二累加相位值的两个相等位同时为1或逻辑高时，复位这些位。

根据本发明的第二方面，还提供一种用于执行本发明第二方面的方法的相位比较器。在此，第一信号是基准信号，第二信号是输入信号，以及所述相位比较器包括：

第一累加器，适用于响应所述基准信号中的再发生事件，将第一预定相位步长值加至第一累加相位值；

第二累加器，适用于响应所述输入信号中的再发生事件，将第二预定相位步长值加至第二累加相位值；以及

用于基于第二累加相位值和第一累加相位值来确定相位误差的部件或运算部件。

在此，该运算部件可以包括减法部件，用于通过从第一累加相位值中减去第二累加相位值来确定相位误差。

根据本发明的实施例，所述相位比较器可以包括数模转换器，适用于转换相位误差并由此产生模拟输出信号。

在优选实施例中，相位比较器包括转换器电路，该转换器电路具有：

用于对第一累加器的输出和第二累加器的反向输出进行第一逻辑逐位AND运算，并产生所述第一逻辑逐位AND运算的第一模拟表示的部件，以及用于对第二累加器的输出和第一累加器的反向输出进行第二逻辑逐位AND运算，并产生所述第二逻辑逐位AND运算的第二模拟表示的部件。在此，转换器电路可以包括电流模式逻辑电路，给出电流输出用于两位AND运算，该电流输出用于产生用于逐位AND运算的模拟表示。

根据本发明相位比较器的实施例，所述运算部件可适用于基于第二逻辑逐位AND运算的第二模拟表示和第一逻辑逐位AND运算的第一模拟表示而获得一个或两个模拟相位误差信号。在此，该运算部件可以包括减法部件，用于执行从该第一模拟表示中减去第二模拟表示的模拟减法。

在本发明的相位比较器的实施例中，相位比较器包括第一和第二数模转换器，适用于转换第一和第二累加相位值并由此产生其模拟表示。这里，优选的该运算部件适用于执行从第一累加相位值的模拟表示中减去第二累加相位值的模拟表示的模拟减法。

本发明的第二方面还包括相位比较器，其中，该相位比较器包括第一和第二AND部件，其中所述第一AND部件的输出连接到第一数模转换器，第一累加器连接到所述第一AND部件的第一非反向输入，第二累加器连接到所述第一AND部件的第一反向输入，所述第二AND部件的输出连接到所述第二数模转换器，所述第二累加器还连接到所述第二AND部件的第一非反向输入，所述第一累加器还连接到所述第二AND部件的第一反向输入。

本发明的第二方面还包括相位比较器的实施例，其中该相位比较器包括用于第一累加器的最高有效位的第一复位部件、用于第二累加器的最高有效位的第二复位部件和第三AND部件，其中，所述第三AND部件的输出连接到所述第一和第二累加器的所述第一和第二复位部件，所述第一累加器的最高有效位连接到所述第三AND部件的第一非反向输入，所述第二累加器的最高有效位连接到所述第三AND部件的第二非反向输入。

根据本发明的第三方面，提供了一种用于获得数字输入信号或对若干数字输入信号进行逻辑运算的模拟表示的转换器电路，至少一个数字输入信号具有至少2位，所述电路包括：

多个电流模式逻辑电路，即排列在模块中的CML电路，每个CML电路具有一个或多个逻辑输入信号、第一电流线、第二电流线和恒流源，每个所述CML电路还包括用于在第一传导状态和第二传导状态之间切换恒流源的部件，在所述第一传导状态下该电流源经由第一电流线吸收或传送电流，而在所述第二传导状态下该电流源经由第二电流线吸收或传送电流，所述切换由至少一个逻辑输入信号控制，其中，

第一模块具有至少一个CML电路，该第一模块的每个CML电路具有代表第一数字输入信号的第一位的值并提供用于第一和第二传导状态之间的切换的第一控制信号的第一逻辑输入信号，以及

第二模块具有至少一个CML电路，该第二模块的每个CML电路具有代表所述第一数字输入信号的第二位的值并提供用于第一和第二传导状态之间的切换的第一控制信号的第一逻辑输入信号。

根据本发明的转换器电路的实施例，第一数字信号可以具有N位，其中对于每一位k，k选择为大于或等于0且小于或等于N-1的整数，存在一个具有至少一个CML电路的相应模块k，该模块k的每个CML电路具有代表第一数字输入信号的相应位k的值并提供用于第一和第二传导状态之间的切换的第一控制信号的第一逻辑输入信号。

优选的，从排列在模块中的所述CML电路的所述第一电流线吸收或传送到该第一电流线的电流用于产生转换器电路的第一模拟输出。

根据转换器电路的实施例，至少部分CML电路或所有CML电路将所述逻辑输入信号和所述逻辑输入信号的反向信号作为输入信号，用于控制第一和第二传导状态之间的切换。

根据转换器电路的实施例，对于每个模块k，存在一个相应的CML电路。在此，从模块的CML电路的第一线吸收或提供给它的电流可以用于经由第一电阻器网络或经由第一电容器网络产生第一模拟输出作为电压输出。

根据转换器电路的另一实施例，对于每个模块k，存在2^k个相应的CML电路。在此，从模块的CML电路的第一线吸收或提供给它的电流总和可用于产生第一模拟输出作为电流输出。

对于本发明的转换器电路，优选地对于第一模块，设计每个CML电路的逻辑，使得为了第一逻辑输入信号将CML电路的状态控制为第一传导状态，第一数字信号的第一位应当为有效或逻辑高。还优选的是，对于第二模块，设计每个CML电路的逻辑，使得为了第一逻辑输入信号将CML电路的状态控制为第一传导状态，第一数字信号的第二位应当为有效或逻辑高。

通常优选的是，对于具有模块k的转换器电路，设计每个CML电路的逻辑，使得为了第一逻辑输入信号将CML电路的状态控制为第一传导状态，第一数字信号的相应位k应当为有效或逻辑高。

根据本发明的第三方面的实施例，所述模块的一部分或全部CML电路可被设计为仅具有一个逻辑输入信号和所述逻辑信号的反向信号的缓冲器或反向器电路，所述逻辑信号代表第一数字信号的相应位。

本发明的第三方面的转换器电路的CML电路可被设计为执行不同的逻辑功能，如AND、NAND、OR、NOR、XOR或XNOR功能，CML电路还可以具有多个相应的逻辑输入信号以及该逻辑信号的反向信号。当使用互补CML电路时，用于执行AND、NAND、OR或NOR功能的电路非常相似，所产生的功能由输入信号和它们的反向信号如何连接到CML电路的开关部件，以及第一和第二电流线(根据本发明实施例的第一电流线可以代表逻辑输出)如何连接到CML电路的开关部件来确定。另一个电路可用于执行XOR和XNOR功能，所产生的功能还是由输入信号和它们的反向信号如何连接到CML电路的开关部件，以及第一和第二电流线如何连接到所述开关部件来确定。由此，本发明的第三方面还可以提供转换器，用于获得对第一数字信号和第二数字信号的逻辑逐位AND运算的模拟表示。

根据本发明的第三方面的实施例，转换器电路可被设计为用于获得第一数字信号和第二数字信号的逐位逻辑运算的模拟表示，所述第一和第二数字信号具有相同数目的位，其中，具有代表第一数字信号的相应位的值的第一逻辑输入信号的CML电路被设计作为第一逻辑运算电路，每个所述第一逻辑运算电路还具有代表第二数字信号的相应位的值第二逻辑输入信号作为输入信号，并且所述第二逻辑输入信号提供第二控制信号用于第一和第二传导状态之间的切换。在此，每个第一逻辑运算电路可以设计用于执行在如下逻辑运算中选择的逻辑运算：AND、NAND、OR、NOR、XOR或XNOR。

对于设计用于逻辑逐位运算的转换器电路，所述第一逻辑运算CML电路还可以具有第一和第二逻辑输入信号的反向信号作为输入信号。

根据设计用于逻辑逐位运算的转换器电路的优选实施例，第一逻辑运算电路的逻辑可以设计为第一AND运算电路，设计该AND运算电路使得为了第一和第二逻辑输入信号将CML电路的状态控制为第一传导状态，第一数字信号和第二数字信号的相应位值应当均为有效或逻辑高。优选的，第一AND运算CML电路的开关部件可以包括由第一逻辑信号控制的第一开关、由第一逻辑信号的反向信号控制的第二开关、由第二逻辑信号控制的第三开关以及由第二逻辑信号的反向信号控制的第四开关。这些开关可以这样排列，使得当相应于第一和第二逻辑信号的位值均有效时，CML电路处于通过第一和第三开关经由第一电流线吸收或传送电流的第一传导状态，而当相应于第一逻辑信号的位值无效并且相应于第二逻辑信号的位值有效时，CML电路处于通过第二和第三开关经由第二电流线吸收或传送电流的第二传导状态，或者当相应于第一和第二逻辑信号的位值均无效时，CML电路处于通过第四开关经由第二电流线吸收或传送电流的第二传导状态。

对于设计用于逻辑逐位运算的转换器电路，优选地第一和第二逻辑信号分别被输入至相应于第一和第二数字信号的相同位号的同一第一逻辑运算CML电路。

通过使用信号为有效表示该信号具有可能相应于逻辑高或1的值的措辞，使用信号为无效表示该信号具有可能相应于逻辑低或0的值的措辞，应当理解本发明的第三方面。

在上述讨论中，已经讨论了根据本发明实施例的AND运算CML电路。但是，如上所述，本发明还涵盖了诸如NAND、OR、NOR、XOR和XNOR的逻辑运算。

当第一逻辑运算电路的逻辑被设计为第一NAND运算电路时，应当设计NAND运算电路使得为了第一和第二逻辑输入信号将CML电路的状态控制为第一传导状态，第一数字信号和第二数字信号的相应位值中的至少一个应当无效。

当第一逻辑运算电路的逻辑被设计为第一OR运算电路时，应当设计该OR运算电路使得为了第一和第二逻辑输入信号将CML电路的状态控制为第一传导状态，第一数字信号和第二数字信号的相应位值中的至少一个应当有效。

当第一逻辑运算电路的逻辑被设计为第一NOR运算电路时，应当设计该NOR运算电路使得为了第一和第二逻辑输入信号将CML电路的状态控制为第一传导状态，第一数字信号和第二数字信号的相应位值均应当无效。

当第一逻辑运算电路的逻辑被设计为第一XOR运算电路时，应当设计该XOR运算电路使得为了第一和第二逻辑输入信号将CML电路的状态控制为第一传导状态，第一数字信号和第二数字信号的相应位值中的一个且只有一个应当有效。

当第一逻辑运算电路的逻辑被设计为第一XNOR运算电路时，应当设计该XNOR运算电路使得为了第一和第二逻辑输入信号将CML电路的状态控制为第一传导状态，第一数字信号和第二数字信号的相应位值均应当为有效或无效。

根据设计用于逻辑逐位运算的转换器电路的实施例，所述转换器电路还可以设计成用于获得对第三和第四数字信号进行逐位逻辑运算的模拟表示，所述第三和第四数字信号具有相同数目的位，并具有至少两位。在此，第一、第二、第三和第四数字信号可以具有相同数目的位。该转换器电路还可以包括多个被设计为第二逻辑运算电路的CML电路，每个第二逻辑运算电路具有至少代表第三数字信号的相应位的值的第一逻辑输入信号，和代表第四数字信号的相应位的值的第二逻辑输入信号，转换器电路还包括第三电流线、第四电流线和恒流源，所述每个第二逻辑运算电路还包括用于在第一传导状态和第二传导状态之间切换恒流源的部件，其中在所述第一传导状态下该电流源经由第三电流线吸收或传送电流，在所述第二传导状态下该电流源经由第四电流线吸收或传送电流，所述切换由至少所述第一和第二逻辑输入信号控制。优选的，从排列在模块中的第一逻辑运算电路的第一电流线吸收或传送给它的电流用于为转换器电路产生第一模拟输出，从排列在模块中的第二逻辑运算电路的第三电流线吸收或传送给它的电流用于为转换器电路产生第二模拟输出。

应当理解，在本发明的第三方面中，每个第二逻辑运算电路可以设计为在如下逻辑运算电路中选择的逻辑运算电路：AND、NAND、OR、NOR、XOR或XNOR逻辑运算电路。但是优选的，第一和第二逻辑运算电路均被设计为执行相同的逻辑运算。在优选实施例中，第二逻辑运算CML电路还将第一和第二逻辑输入信号的反向信号作为输入信号。

根据具有第二逻辑运算电路的转换器电路的实施例，第二逻辑运算电路可被设计为第二AND运算电路，从而获得第三和第四数字信号的逐位AND运算的模拟表示。在此，第三和第四数字信号可以具有P位，其中对于每一位m，该m被选择为大于或等于0且小于或等于P-1的整数，存在具有至少一个第二AND运算电路的相应模块m，模块m的每个第二AND运算电路具有代表第三数字信号的相应位m的值并提供用于第一和第二传导状态之间的切换的第一控制信号的第一逻辑输入信号，并且模块m的每个第二AND运算电路具有代表第四数字信号的相应位m的值并提供用于第一和第二传导状态之间的切换的第二控制信号的第二逻辑输入信号。

在本发明的第三方面的实施例中，设计被设计作为第二AND运算电路的所述CML电路的逻辑，使得为了第一和第二逻辑输入信号将第二AND运算电路的状态控制为第一传导状态，第三数字信号和第四数字信号的相应位值应当均有效。第二AND运算电路的开关部件可以包括由第一逻辑信号控制的第一开关、由第一逻辑信号的反向信号控制的第二开关、由第二逻辑信号控制的第三开关、以及由第二逻辑信号的反向信号控制的第四开关。在此，这些开关可以这样排列，使得当相应于第一和第二逻辑信号的位值均有效时，第二AND运算电路处于通过第一和第三开关经由第三电流线吸收或传送电流的第一传导状态，而当相应于第一逻辑信号的位值无效并且相应于第二逻辑信号的位值有效时，第二AND运算电路处于通过第二和第三开关经由第四电流线吸收或传送电流的第二传导状态，或者当相应于第一和第二逻辑输入信号的位值均无效时，第二AND运算电路处于通过第四开关经由第四电流线吸收或传送电流的第二传导状态。

对于具有第二逻辑运算电路的转换器电路，输入至同一第二逻辑运算电路的第一和第二逻辑信号分别相应于第三和第四数字信号的相同位号。在本发明的实施例中，第三和第四数字信号分别是第一和第二数字信号的反向信号，或分别是第二或第一数字信号的反向信号。

对于具有包含第一逻辑运算电路的模块和包含第二逻辑运算电路的模块的转换器电路，并且其中对于每个模块k存在一个相应的第一逻辑运算电路，则优选地，对于每个模块m，存在一个相应的第二逻辑运算电路。

对于具有包含第一逻辑运算电路的模块和包含第二逻辑运算电路的模块的转换器电路，并且其中对于每个模块k存在2^k个相应的第一逻辑运算电路，则优选地，对于每个模块m，存在2^m个相应的第二AND运算电路。

在上述讨论中，已经讨论了根据本发明实施例的第二AND运算CML电路。如上所述，本发明还涵盖了其中第二逻辑运算电路执行诸如NAND、OR、NOR、XOR和XNOR的逻辑运算的实施例。在此，当第一逻辑运算电路设计为NAND、OR、NOR、XOR或XNOR运算电路时，第二逻辑运算电路可以设计为与第一逻辑运算电路的讨论一致。但是，第二逻辑运算电路具有代表第三和第四数字信号的相应位的值的输入信号，并且电流由恒流源从第三或第四电流线吸收或传送。

上面已经讨论了本发明的转换器电路可以包括第一和第二逻辑运算电路，用于获得第一和第二数字信号的逐位逻辑运算的模拟表示，以及第三和第四数字信号的逐位逻辑运算的模拟表示。

根据本发明第三方面的另一实施例，提供了一种转换器电路，设计用于获得第一和第二数字信号的逐位第一逻辑运算的模拟表示，并用于获得第一和第二数字信号的反向信号的逐位第一逻辑运算的模拟表示，所述第一和第二数字信号具有相同数目的位。在此，具有代表第一数字信号的相应位的值的第一逻辑输入信号的CML电路可被设计为组合逻辑运算电路，每个组合逻辑运算电路还具有：

代表第二数字信号的相应位的值的第二逻辑输入信号，以及第三电流线；

所述开关部件还适用于在第一传导状态、第二传导状态和第三传导状态之间切换恒流源，在所述第一传导状态下该电流源经由第一电流线吸收或传送电流，在所述第二传导状态下该电流源经由第二电流线吸收或传送电流，以及在所述第三传导状态下电流源经由第三电流线吸收或传送电流；以及

所述第一和第二逻辑输入信号提供相应的第一和第二控制信号用于第一、第二和第三传导状态之间的切换。

上述具有组合逻辑运算电路的转换器电路设计可以具有根据本发明的一个方面的相应设计，其也可以用于只具有一位的数字输入信号。因此，根据本发明的第四方面，提供一种转换器电路，用于获得第一数字信号和第二数字信号的逐位第一逻辑运算的模拟表示，并用于获得第一和第二数字信号的反向信号的逐位第一逻辑运算的模拟表示，所述第一和第二数字信号具有相同数目的位，所述电路包括：

多个电流模式逻辑电路，即CML电路，被设计为组合逻辑运算电路，每个组合逻辑运算电路具有：代表第一数字信号的相应位的值的第一逻辑输入信号和代表第二数字信号的相应位的值的第二逻辑输入信号，第一电流线，第二电流线，第三电流线和恒流源，每个组合逻辑运算电路还包括用于在第一传导状态、第二传导状态和第三传导状态之间切换恒流源的部件，在所述第一传导状态下该电流源经由第一电流线吸收或传送电流，在所述第二传导状态下该电流源经由第二电流线吸收或传送电流，以及在所述第三传导状态下电流源经由第三电流线吸收或传送电流；以及

所述第一和第二逻辑输入信号提供相应的第一和第二控制信号用于第一、第二和第三传导状态之间的切换。

对于具有一个或多个组合逻辑运算电路的转换器电路，优选地，从排列在模块中的组合逻辑运算电路的第一电流线吸收或传送给它的电流用于为该转换电路产生第一模拟输出，从排列在模块中的组合逻辑运算电路的第三电流线吸收或传送给它的电流用于为该转换电路产生第二模拟输出。转换器电路可以设计为在如下逻辑运算中选择第一逻辑运算：AND、NAND、OR、NOR、XOR或XNOR逻辑运算电路。

优选的，每个组合逻辑运算电路被设计为组合AND运算电路，以由此获得第一数字信号和第二数字信号的逐位AND运算的模拟表示，并用于获得第一和第二数字信号的反向信号的逐位AND运算的模拟表示。

对于具有一个或多个组合逻辑运算电路的转换器电路，每个组合逻辑运算电路还可以具有代表相应于第一数字信号的位的反向值的第三逻辑输入信号，以及代表相应于第二数字信号的位的反向值的第四逻辑输入信号，所述第三和第四逻辑输入信号提供相应的第三和第四控制信号用于在第一、第二和第三传导状态之间进行切换。

根据具有设计为AND运算电路的组合逻辑运算电路的转换器电路的优选实施例，设计该组合AND运算CML电路使得为了逻辑输入信号将组合AND运算电路的状态控制为：

第一传导状态，第一数字信号和第二数字信号的相应位值均应当有效；

第三传导状态，第一数字信号和第二数字信号的相应位值均应当无效；以及

第二传导状态，第一数字信号的相应位值应当无效，而第二数字信号的相应位值应当有效，或者第一数字信号的相应位值应当有效，而第二数字信号的相应位值应当无效。

对于具有一个或多个组合逻辑运算电路的转换器电路，优选地，第一和第二逻辑输入信号分别相应于第一和第二数字信号的相同位号。

根据具有一个或多个组合逻辑运算电路的转换器电路的实施例，组合AND运算电路的开关部件包括由第一逻辑信号控制的第一开关，由第三逻辑信号或第一逻辑信号的反向信号控制的第二开关，由第二逻辑信号控制的第三开关，以及由第四逻辑信号或第二逻辑信号的反向信号控制的第四开关，由第三逻辑信号或第一逻辑信号的反向信号控制的第五开关，以及由第一逻辑信号控制的第六开关。在此，这些开关可以这样排列，使得：

当相应于第一和第二逻辑信号的位值均有效时，该组合AND运算电路处于通过第一和第三开关经由第一电流线吸收或传送电流的第一传导状态；

当相应于第一和第二逻辑信号的位值均无效时，组合AND运算电路处于通过第五和第四开关经由第三电流线吸收或传送电流的第三传导状态；

当相应于第一逻辑信号的位值无效且相应于第二逻辑信号的位值有效时，组合AND运算电路处于通过第三和第二开关经由第二电流线吸收或传送电流的第二传导状态；以及

当相应于第一逻辑信号的位值有效且相应于第二逻辑信号的位值无效时，组合AND运算电路处于通过第六和第四开关经由第二电流线吸收或传送电流的第二传导状态。

在上述本发明的第三和第四方面的实施例中，给出了被设计用于获得第一和第二数字信号的逐位第一逻辑运算的模拟表示，并获得第一和第二数字信号的反向信号的逐位第一逻辑运算的模拟表示的转换器电路的示例。同样在此，当使用将信号的真实值和反向值均作为至逻辑电路的输入的互补逻辑时，用于执行AND、NAND、OR或NOR功能的第一逻辑运算的电路非常相似，所产生的功能由输入信号及其反向信号和第一、第二、第三电流线都如何连接到CML电路的开关部件来确定。在此，根据本发明实施例的第一电流线中的电流可以用于第一模拟输出，第三电流线中的电流可以用于第二模拟输出。另一个电路可以用于第一逻辑运算以执行XOR和XNOR功能，所产生的功能还由输入信号及其反向信号都如何连接到CML电路的开关部件，以及第一、第二和第三电流线如何连接到所述开关部件来确定。

应当理解，对于在此描述的第一和第二数字信号及其反向信号的逐位第一逻辑运算，如果希望使用第二信号的反向信号，则当通过将第二信号的真实逻辑输入信号从真实信号变为反向信号，并通过将第二信号的反向逻辑输入信号从反向信号变为真实信号来使用互补逻辑时，可以获得第一信号和第二信号的反向信号的逐位第一逻辑运算。

优选的，对于本发明的第三和第四方面的转换器电路，多个CML电路由具有正电源端和负或接地端的同一电源供电。还优选地，所述模块的每个CML电路或每个CML电路的恒流源被设计为实际上吸收或传送相同的电流。

对于根据本发明第三或第四方面的具有包含CML电路的模块的转换器电路，其中对于每个相应于位k的模块都存在具有第一电流线和第二电流线的2^k个相应的CML电路，优选地，每个所述第一电流线都从同一第一电源线供电。在此，由第一电流线从所述第一电源线吸收或传送给它的电流可以代表用于转换器电路的第一模拟输出信号。

对于根据本发明第三或第四方面的具有包含组合逻辑运算CML电路的模块的转换器电路，其中对于每个相应于位k的模块都存在具有第一电流线、第二电流线和第三电流线的2^k个相应的组合逻辑运算电路，优选地，每个所述第一电流线由同一第一电源线供电，并且每个所述第三电流线由同一第三电源线供电。在此，由第一电流线从所述第一电源线吸收或传送到它的电流可以代表转换器电路的第一模拟输出信号，由第三电流线从所述第三电源线吸收或传送给它的电流可以代表转换器电路的第二模拟输出信号。

对于根据本发明第三方面的具有包含第二逻辑运算CML电路的模块、且其中对于每个相应于位m的模块都存在具有第三电流线和第四电流线的2^m个相应的CML电路的转换器电路，优选地，每个所述第三电流线从同一第三电源线供电。在此，由第三电流线从所述第三电源线吸收或传送给它的电流可以代表转换器电路的第二模拟输出信号。

对于根据本发明第三或第四方面的具有包含CML电路的模块、且其中对于每个相应于位k的模块都存在具有第一电流线和第二电流线的一个相应的CML电路的转换器电路，优选地，每个所述第一电流线从同一电源经由第一电阻器网络或经由第一电容器网络来供电，该第一电阻器网络或第一电容器网络具有代表转换器电路的第一模拟输出信号的第一电压输出。

对于根据本发明第三或第四方面的具有包含组合逻辑运算CML电路的模块、且其中对于每个相应于位k的模块都存在具有第一电流线、第二电流线和第三电流线的一个相应组合逻辑运算电路的转换器电路，优选地，每个所述第一电流线都从同一电源经由第一电阻器网络或经由第一电容器网络来供电，该第一电阻器网络或第一电容器网络具有代表该转换器电路的第一模拟输出信号的第一电压输出，并且每个所述第三电流线从所述电源经由第二电阻器网络或经由第二电容器网络来供电，该第二电阻器网络或第二电容器网络具有代表该转换器电路的第二模拟输出信号的第二电压输出。

对于根据本发明第三方面的具有包含第二逻辑运算CML电路的模块、且其中对于相应于位m的每个模块存在具有第三电流线和第四电流线的一个相应CML电路的转换器电路，优选地，每个所述第三电流线从同一电源经由第二电阻器网络或经由第二电容器网络来供电，该第二电阻器网络或第二电容器网络具有代表转换器电路的第二模拟输出信号的第二电压输出。

对于根据本发明第三或第四方面的具有第一电阻器网络的转换器电路，优选地，该第一电阻器网络形成为具有第一电压输出的第一R-2R网络。对于根据本发明第三或第四方面的具有第二电阻器网络的转换器电路，优选地，该第二电阻器网络形成为具有第二电压输出的第二R-2R网络。

根据本发明的第三或第四方面的实施例，CML电路的第二电流线由公共电源的正端供电，或经由连接到电源的正端的电阻器供电。对于具有第二逻辑运算电路的转换器电路，优选地，第二逻辑运算CML电路的第四电流线由电源的正端供电，或经由连接到电源正端的电阻器供电。优选的，CML电路的第二电流线和第四电流线由同一电源线供电。

根据本发明第三或第四方面的实施例，CML电路的恒流源向公共电源的负端或接地端传送电流。

根据本发明第三或第四方面的优选实施例，CML电路的开关部件使用N-MOS技术。但是，本发明还涵盖了其中CML电路的开关部件使用P-MOS技术或其它技术制造的转换器电路，这些技术可以实施开关功能(双极、METFET等)。

应当理解，本发明第三和第四方面的转换器电路的一些实施例可以用于根据本发明第一和第二方面的相位比较器。

因此，本发明还涵盖根据本发明第一方面并具有包括转换器电路的相位比较器的锁相环，本发明还涵盖根据本发明第二方面的包括转换器电路的相位比较器，其中该相位比较器的转换器电路包括分别执行所述第一和第二逻辑逐位运算的第一AND运算电路和第二AND运算电路，所述第一和第二AND运算电路从本发明第三方面的具有第一和第二AND运算电路两者的转换器电路中选择。在此，第一累加器的输出是第一数字信号，第二累加器的反向输出是第二数字信号，第一累加器的反向输出是第三数字信号，第二累加器的输出是第四数字信号。

本发明还涵盖根据本发明第一方面的具有包括转换器电路的相位比较器的锁相环，本发明还涵盖根据本发明第二方面的包括转换器电路的相位比较器，其中该相位比较器的转换器电路包括用于执行所述第一和第二逻辑逐位运算的组合AND运算电路，所述组合AND运算电路从本发明第三或第四方面的具有组合AND运算电路的转换器电路中选择。在此，第一累加器的输出是第一数字信号，第二累加器的反向输出是第二数字信号。

在如图1所示的传统锁相环中，VCO101的输出信号被除以整数N_F和N_R，而基准时钟信号被除以整数N_V，以由此使相位比较器接收两个具有相同频率的两个信号。

如果基准时钟信号乘以整数N_V，被除以N_F的输出信号进一步乘以整数N_V，则还可以获得用于相位比较器的具有相同频率的输入信号。这在图5中示出并用于设计本发明的锁相环。

根据本发明，通过响应基准信号的频率而将第一预定相位步长N_R累加至第一累加相位值，来获得基准信号或基准时钟与N_R的乘积，并通过响应获得的VCO信号的频率而将第二预定相位步长N_V累加至第二累加相位值，来获得VCO信号或被除后的VCO信号与N_V的乘积。

但是，用于传统锁相环和本发明锁相环的分析方法是相同的，并说明如下。

构造如上所述的本发明的锁相环具有很多优点。这些优点可以很容易地从电路功能的分析中看出。以在理想非数字情况下分析上述锁相环开始，输出信号和基准信号的相位对时间可以表达为

φ_R(t)＝ω_Rt+φ_R0

φ_V(t)＝ω_Vt+φ_V0    [1]

其中，索引R是基准，索引V是可变频率。

信号的周期时间T_R和T_V可以用下式计算

$T_R=\frac{2\mathrm{\π}}{{\mathrm{\ω}}_R}$ 和 $T_V=\frac{2\mathrm{\π}}{{\mathrm{\ω}}_V}---\left[2\right]$

T_R和T_V之间的分数关系是

$T_R=N_R\mathrm{\Δt},\frac{1}{2}{N}_R\∈N$

$T_V=N_V\mathrm{\Δt},\frac{1}{2}{N}_V\∈N---\left[3\right]$

其中，N_R和N_V是相应于与频率相乘的整数的预定相位步长值。

从[1]、[2]、[3]中可以定义如下关系

$N_R{\mathrm{\φ}}_R\left(t\right)=\frac{2\mathrm{\π}}{N_R\mathrm{\Δ}\text{t}}{N}_{R}t+N_R{\mathrm{\φ}}_{R0}$

$N_V{\mathrm{\φ}}_V\left(t\right)=\frac{2\mathrm{\π}}{N_V\mathrm{\Δ}\text{t}}{N}_{V}t+N_V{\mathrm{\φ}}_{V0}---\left[4\right]$

相位误差可以定义为

2π·e(t)＝ε(t)＝N_Rφ_R(t)-N_Vφ_V(t)     [5]

如果满足[3]和[4]中的关系，可以推导出相位函数的斜率为N_Rφ_R(t)和N_Vφ_V(t)，而两个斜率都等于K_φ＝2π/Δt。这导出如下误差关系

${\mathrm{\ϵ}\left(t\right)|}_{\frac{{\mathrm{\ω}}_R}{{\mathrm{\ω}}_V}=\frac{N_V}{N_R}}=N_R{\mathrm{\φ}}_{R0}-N_V{\mathrm{\φ}}_{V0}---\left[6\right]$

这意味着，当ω_R/ω_V＝N_V/N_R时相位误差函数等于传统PLL。当N_R＝N_V时，相位误差恰好等于传统PLL。拉普拉斯变换[4]，频域变成

$P_R\left(s\right)=L\left\{\frac{N_R}{2\mathrm{\π}}{\mathrm{\φ}}_R\left(t\right)\right\}=\frac{N_R{\mathrm{\ω}}_R}{2\mathrm{\π}{s}^2}+\frac{N_R}{2\mathrm{\π}}{\mathrm{\φ}}_R=\frac{N_R}{T_R{s}^2}+\frac{N_R}{2\mathrm{\π}}{\mathrm{\φ}}_R$

$P_V\left(s\right)=L\left\{\frac{N_V}{2\mathrm{\π}}{\mathrm{\φ}}_V\left(t\right)\right\}=\frac{N_V{\mathrm{\ω}}_V}{2\mathrm{\π}{s}^2}+\frac{N_V}{2\mathrm{\π}}{\mathrm{\φ}}_V=\frac{N_V}{T_V{s}^2}+\frac{N_V}{2\mathrm{\π}}{\mathrm{\φ}}_V---\left[7\right]$

在理想情况下，PLL的相位函数是具有斜率的直线。在PLL的数字实施中，相位函数变成阶梯函数。这相应于该直线和为锯齿函数的阶梯之间的误差函数。根据[4]可以将阶梯相位函数定义为

$R\left(t\right){|}_{t=T_{R}i}=\frac{N_R}{2\mathrm{\π}}{\mathrm{\φ}}_R\left(t\right){|}_{t=T_{R}i},i\∈N^0$

$R\left(t\right){|}_{t=T_{V}i}=\frac{N_V}{2\mathrm{\π}}{\mathrm{\φ}}_V\left(t\right){|}_{t=T_{V}j},j\∈N^0---\left[8\right]$

其在连续时域中将阶梯相位函数给定为

$R\left(t\right){|}_{t\∈[T_{R}i-\frac{T_R}{2}:T_R(i+1)\frac{T_R}{2}]}=\left(\frac{N_R}{T_R}\mathrm{\Δt}\right)i+\frac{N_R}{2}+N_R\frac{{\mathrm{\φ}}_{R0}}{2\mathrm{\π}},i\∈N^0$

$R\left(t\right){|}_{t\∈[T_{V}j-\frac{T_V}{2}:T_V(j+1)\frac{T_V}{2}]}=\left(\frac{N_V}{T_V}\mathrm{\Δt}\right)j+\frac{N_V}{2}+N_V\frac{{\mathrm{\φ}}_{V0}}{2\mathrm{\π}},j\∈N^0---\left[9\right]$

而在频域中可以写成

$L\left\{R\left(t\right)\right\}=R\left(s\right)=\frac{N_R}{s(1-e^{-T_{R}s})}{e}^{-\frac{T_R}{2}s}+\frac{N_R}{2}+\frac{N_R}{2\mathrm{\π}}{\mathrm{\φ}}_{R0}$

$L\left\{V\left(t\right)\right\}=V\left(s\right)=\frac{N_V}{s(1-e^{-T_{V}s})}{e}^{-\frac{T_V}{2}s}+\frac{N_V}{2}+\frac{N_V}{2\mathrm{\π}}{\mathrm{\φ}}_{V0}---\left[10\right]$

$R\left(s\right)=\{\frac{N_R}{s(1-e^{-T_{R}s})}{e}^{-\frac{T_R}{2}s}-\frac{N_R}{T_R{s}^2}+\frac{N_R}{2}\}+\frac{N_R}{T_R{s}^2}+\frac{N_R}{2\mathrm{\π}}{\mathrm{\φ}}_{R0}$

$V\left(s\right)=\{\frac{N_V}{s(1-e^{-T_{V}s})}{e}^{-\frac{T_V}{2}s}-\frac{N_V}{T_V{s}^2}+\frac{N_V}{2}\}+\frac{N_V}{T_V{s}^2}+\frac{N_V}{2\mathrm{\π}}{\mathrm{\φ}}_{V0}---\left[11\right]$

根据[7]和[11]可以定义如下关系

R(s)＝S_R(s)+P_R(s)

V(s)＝S_V(s)+P_V(s)  [12]

根据[11]和[12]可以推导出S_R和S_V的时域函数

$S_R\left(t\right){|}_{t\≥0}=L^{-1}\left\{S_R\left(s\right)\right\}=-\frac{N_R}{\mathrm{\π}}\underset{k\∈N^0}{\mathrm{\Σ}}{(-1)}^k\frac{\sin \left((2k+1){\mathrm{\ω}}_{\mathrm{Sy}}t\right)}{2k+1}$

$S_V\left(t\right){|}_{t\≥0}=L^{-1}\left\{S_V\left(s\right)\right\}=-\frac{N_V}{\mathrm{\π}}\underset{k\∈N^0}{\mathrm{\Σ}}{(-1)}^k\frac{\sin \left((2k+1){\mathrm{\ω}}_{V}t\right)}{2k+1}---\left[13\right]$

根据[5]的相位误差函数可以按照相似方式推导出

E(t)＝R(t)-V(t)＝e(t)+S_R(t)-S_V(t)      [14]

其中，只有该两个函数之间的差为由[13]给定的锯齿函数，其在频域中变成

ε(s)＝R(s)-V(s)           [15]

分析该阶梯误差函数，似乎没有小于ω_R或ω_V的谱谐波。这意味着既没有基准信号的子谐波，也没有可变信号。

基于此，所选择的输出频率成为基准频率和与频率相乘的整数的函数

f_O＝(N_R/N_V)N_Ff_R       [16]

根据[13]，通过适当选择两个整数N_R和N_V，所产生的伪信号可被选择为如期望那样相隔很远，因为是这两个整数的比例选择输出频率。此外，根据[13]，随着伪信号与基准频率的差距增大，伪信号的振幅减小。这提供了较大的环路带宽，其意味着较快的锁定时间。因此，可以选择环路的带宽以及将伪信号设置得有多接近，由此产生更类似于理想锁相环的部件，而没有因构成该部件的方式而产生某些缺陷。还可以容易地用标准“非定制”部件来构成该锁相环。

本发明的方法的其它特征和优点将从下面根据附图的优选实施例的说明中变得更加清楚。

附图说明

图1是根据现有技术的锁相环的例子，

图2是根据本发明的相位比较器或频率比较器的第一实施例，

图3是根据本发明的相位比较器或频率比较器的第二实施例，

图4是根据本发明的相位比较器或频率比较器的第三实施例，

图5示出根据本发明的锁相环，

图6示出根据本发明的每个具有第一一位组合逻辑数模转换器的两个功能块，

图7示出根据本发明用于执行和图6的两个功能块相同功能的第二组合逻辑数模转换器的一个功能块，

图8示出根据图7的转换器的组合逻辑数模转换器的电路示例，

图9示出根据图7的组合逻辑数模转换器的另一电路示例，

图10示出根据本发明的使用电阻器网络的4位组合逻辑数模转换器的电路示例，

图11示出根据本发明的使用恒流源的4位组合逻辑数模转换器的另一电路例子，

图12示出图10的使用电阻器网络的4位转换器和本发明的使用电容器网络的4位组合逻辑数模转换器的组合，

图13示出使用图10的电路的环路滤波器的示例，以及

图14示出使用图11的电路的环路滤波器的示例。

具体实施方式

在附图中，所有与一短直线交叉的直线表示二进制数。

图1是根据现有技术的锁相环示例。锁相环100包括压控振荡器101、分频器102和相位比较器103。压控振荡器或VCO101包括频率控制输入端和输出端。如图1所示，VCO101的输出端在运行时连接到分频器102的输入端。此外，分频器102包括运行时连接到相位比较器103的第一输入端的输出端。相位比较器103在下面也称为相位检测器103，其还包括第二输入端和一输出端。相位检测器103的输出端运行时连接到VCO101的输入端。由此压控振荡器101、分频器102和相位比较器103形成一个闭合环路。

压控振荡器或VCO101适用于经由VCO的输入端恢复控制信号，还用于产生具有由该控制信号确定的频率的振荡电输出信号。分频器102适用于分频提供给它的信号，也就是VCO101的输出信号，并由此产生频率比提供给它的输入信号的频率更小的信号。

相位比较器103用于从分别经由第一和第二输入端提供给它的分频后的输出信号和基准信号推导出控制信号。由此，当向相位比较器103提供来自VCO101的分频后的输出信号和基准信号时，产生反映两个输入信号之间的相位误差的输出信号。例如，相位比较器可以输出与输入信号之间的相位差成正比的电压。如上所述，相位比较器103耦合至压控振荡器101，也就是说，运行期间由相位比较器103产生的控制信号经由所述压控振荡器的频率控制输入端提供给VCO101。

所示锁相环还包括环路滤波器105，适用于平滑相位检测器103的输出，也就是对用于控制压控振荡器101的信号进行滤波并由此减少信号中出现的不期望的伪信号。此外，如图1所示，分频器102可以包括一个或多个分频部件102A、102B。由此，第一分频部件102A和第二分频部件102B可用于在两个连续步骤中执行分频。此外，还可以从另一信号中导出基准信号，例如，基准信号可以是如图1所示的分频器109的输出信号。

锁相环的运行可简要描述如下。在运行期间，分频器102从VCO接收振荡输入信号并产生频率减小的振荡信号。相位检测器103输出由提供给它的两个输入信号之间的相位差，也就是分频器102和基准信号之间的相位差确定的信号。当来自分频器102的输出信号的相位落后于基准信号的相位时，相位检测器例如通过增加经由环路滤波器105提供给VCO101的输出电压来输出“向上”信号。另一方面，当来自分频器102的输出信号的相位超前于基准信号的相位时，相位检测器例如通过减小经由环路滤波器105提供给VCO101的输出电压来输出“向下”信号。压控振荡器101输出由来自环路滤波器105的输出电压确定的振荡信号。由此，当相位检测器103分别输出“向上”和“向下”信号时，VCO输出信号的频率增加和减小。结果，分频器102的输出信号和基准信号之间的相位差减小。当锁相环100处于锁相状态时，分频器102的输出信号的相位和基准信号的相位一致，两个信号的频率相同。因此，在锁相环中有3个信号很重要：A₀、A_V和A_R，它们是循环函数并可以描述为

A₀(t)＝sin(ω₀t+φ₀)

A_R(t)＝sin(ω_Rt+φ_R0)＝sin(φ_R(t))

A_V(t)＝sin(ω_Vt+φ_V0)＝sin(φ_V(t))       [17]

当该系统锁定时满足以下条件

${\mathrm{\ω}}_D=\frac{{\mathrm{\ω}}_R}{N_V}=\frac{{\mathrm{\ω}}_V}{N_R}=\frac{{\mathrm{\ω}}_0}{N_R\·N_F}---\left[18\right]$

其给出相位误差

${\mathrm{\φ}}_D=\frac{{\mathrm{\φ}}_R\left(t\right)}{N_V}-\frac{{\mathrm{\φ}}_V\left(t\right)}{N_R}---\left[19\right]$

相位比较器运行的有效角频率是相应于ω_D的角频率。这将导致伪信号的产生，因为该角频率小于ω₀。伪信号是不期望的，因为它们会使不期望的信道产生干扰，必须由设置在环路内的滤波器滤除。但是，这会减小锁相环的带宽。

传统PLL的示例：

在此，我们希望通过使用具有从2400MHz到2480MHz的信道以及1MHz的信道步长的传统PLL结构来设计信道选择器。最大角频率为ω_D＝2π1MHz，由此，我们被限于将基准频率选择为整数N_V倍1MHz。我们可以选择N_V＝19，这意味着基准频率是19MHz。设置N_F＝1。可以通过将N_R值从2400、2401、2402变到直到2480来选择信道。

根据本发明的PLL示例：

在此，我们选择用整数N_F＝32来除VCO的输出，这是因为可以很容易地用硬件实现除以32的高速除法，还给出基准频率f_R＝18.6MHz。据此可以根据等式[16]来计算预定相位值N_V和N_R之间的关系。在此，N_R是用于基准信号的第一预定相位步长值，而N_V是用于分频后的输出信号的第二预定相位值。

我们需要从2400MHz到2480MHz并具有1MHz信道步长的信道。这样，通过设置输出频率f_O＝(2400+M)MHz，M是信道号，根据等式[16]获得(2400+M)MHz＝(N_R/N_V)N_Ff_R。由此可以选择N_V和N_R之间的关系，并且对于N_V＝2976可以获得N_R＝12000+5M。

图2示出根据本发明的相位比较器或频率比较器的第一实施例。相位比较器包括第一累加器201、第二累加器202和减法部件203。第一累加器201和第二累加器202都包括输入端和输出端。第一和第二累加器201、202运行时连接到减法部件203的第一和第二输入端。第一和第二累加器201、202都用于经由输入端接收输入信号并产生输出信号，输出信号提供给减法部件。响应经由累加器201的输入端接收的输入信号，第一累加器201适用于在其寄存器或存储器中累加第一值。同样，响应经由累加器202的输入端接收的输入信号，第二累加器202适用于在寄存器或存储器中累加第二值。相位比较器适用于向减法部件203提供第一和第二累加值，由此可以确定这两个累加值之间的差。当第一和第二累加器201、202分别被反映第一和第二信号的相位的触发信号触发时，累加值之间的差反映了第一和第二信号之间的相位差。

在所示实施例中，第一累加器201包括第一数字寄存器208、第二数字寄存器209、第一加法器210和第一触发器205。向第一加法器201提供两个寄存器208、209的内容或至少其子集，例如多个最低有效位作为输入值。第一加法器210适用于将作为输入提供的值相加，并由此产生数字输出信号。加法器210的输出连接到第一寄存器208的输入，该第一寄存器由经由与其连接的第一触发器205向其提供的触发信号触发。当触发第一寄存器208时，由加法器210提供给该寄存器的输入值被写入到第一寄存器208中，并由此被存储为该寄存器的新更新的内容。为简便起见，在所示实施例中，寄存器208和209的内容连续出现在输出端。结果，第一加法器210的输出出现在寄存器208的输入端，因此，当寄存器208被触发部件205触发时更新该内容。

当第二寄存器209保持预定相位步长值时，第一寄存器208包括第一累加相位值，当被触发时更新该累加值。第一振荡信号A_R(t)，例如基准信号可以作为输入提供给第一触发部件205，由此第一触发部件205形成提供给第一寄存器208的触发信号。如图2所示，第一触发部件205适用于当提供给它的第一输入信号超过第一预定电平时触发第一寄存器208，也就是说，第一累加器201适用于响应向其提供的第一振荡信号中的重新发生事件，将第一预定相位步长值加至第一累加相位值。

在所示实施例中，类似于第一累加器201的上述实施来实现第二累加器202，后者包括两个寄存器211、212、第二加法器213和第二触发器206。第二触发器206的输出连接到两个寄存器的第一个的触发输入。第二振荡信号A_V(t)，例如压控振荡器输出信号的频分信号可以作为输入提供给第二触发部件206。如图所示，第二触发部件206适用于当提供给它的第二输入信号超过第二预定信号电平时触发两个寄存器中的第一寄存器211，也就是说，第二累加器202用于响应向其提供的第二振荡信号中的重新发生事件，将第二预定相位步长值加至第二累加相位值。当该两个寄存器中的第一寄存器被触发时，第二加法器213的输出，也就是两个寄存器211、212的内容之和被存储作为寄存器211的新内容。

当分别将第一和第二振荡信号提供给第一和第二触发部件205、206，并且第二和第四寄存器209、212被给出代表预定相位步长的值时，第一和第二累加器的输出分别是反映第一和第二振荡信号的相位的累加相位值。减法部件203适用于将第一累加相位值和第二累加相位值相减，并由此确定提供给触发部件205、206的第一和第二信号之间的相位误差。如图2所示，减法部件203的输出连接到数模转换器204，数模转换器204用于将相位误差的数字表示转换为模拟值，并由此形成相位比较器的模拟输出信号。

上述实施例由于其简单性而非常有利，该简单性是由于用数字减法来计算相位误差而得到的。另一方面，其代价是数字减法可能在所产生的相位误差信号中产生尖峰和危害。下面描述根据本发明的相位比较器的第二实施例。该实施例是简单和易于实施的相位比较器，并且其中尖峰和危害不会出现在所产生的输出信号中。

图3示出根据本发明的相位比较器的第二实施例。在该实施例中，第一和第二累加器201、202如图2所述那样实现。因此下面不再描述第一和第二累加器201、202及其功能。

与图2中的实施例相比，在图3所示的实施例中，第一和第二累加器201、202的输出分别连接到第一和第二数模转换器204A、204B。由此，当代表累加相位值的数字值分别提供给第一和第二数模转换器204A、204B时，形成其模拟表示。第一和第二数模转换器204A、204B的输出连接到用于执行模拟减法并由此形成相位比较器的模拟输出信号的减法部件223。

可选的，相位比较器可以包括第一和第二AND门220、221，如图3所示。在所示实施例中，第一累加器201和第二累加器202的输出分别连接到第一AND门220的非反向输入和反向输入。此外，第一累加器201和第二累加器202的输出分别连接到第二AND门221的反向输入和非反向输入。如图3所示，AND门220、221适用于对提供给它们的数字信号进行逐位AND运算。

使用如上所述的AND门预处理两个数字的相减。通过用两个数模转换器204A、204B进一步对该数字进行数模转换，并通过模拟减法部件223执行减法，会将脉动的危险极大地降低。

上述相位比较器中的模拟减法部件是有利的，由于短暂误差信号在较高位上，在产生的输出信号中不会出现尖峰或危害。因此，该实施例非常有用。

这两个加法部件210和213不会产生如上所述的问题。这是因为当所述第一触发器205或所述第二触发器206触发第一数字寄存器208和所述第二数字寄存器209时，来自这两个加法部件210、213的输出只读入所述第一数字寄存器208和所述第二数字寄存器209中。因此，来自两个加法部件210和213的输出有足够的时间来稳定为稳定输出。

图4示出根据本发明的相位比较器的第三实施例。所示实施例包括第一寄存器208和第三寄存器211的最高有效位(MSB)的同步复位，也就是这些寄存器适用于包括累加值。但是，在寄存器中不是数字的绝对值，而是这些数字之间的差。同步复位如图4所示实现。在所示实施例中，第一寄存器208和第三寄存器211具有相同的长度，也就是两个寄存器包含相同数目的位。当使用相位比较器时，作为向其提供上述触发信号的结果，累加两个寄存器的内容。由于计算了两个寄存器的内容之间的差，需要确保考虑到寄存器的可能溢出。这是由于当执行后续减法时，不受控制的溢出会导致不期望的结果。为了克服这个问题，将AND门404连接到第一和第三寄存器208、211。向AND门404提供第一寄存器208和第三寄存器211的最高有效位(MSB)，如图4所示。AND门404的输出连接到第一寄存器208和第三寄存器211的复位输入。由此，当第一和第三寄存器208、211的最高有效位均是“1”时，也就是MSB等于逻辑值“1”时，AND门404的输出值也是“1”。在所有其它情况下，AND门404的输出值是“0”。因此，当第一和第三寄存器的最高有效位都变成“1”时将其复位，也就是设置为“0”。由此，以相位比较器的输出信号连续反映向其提供的两个输入信号之间的相位差的方式来避免溢出。可选的，不仅可以对MSB，也可以对该数字的任意位进行相似的复位。

图5示出包括增量相位比较器，也就是根据本发明的相位比较器的锁相环。如图5A所示，增量相位比较器(IPC)501的输出经由环路滤波器502连接到压控振荡器503。基准信号连接到增量相位比较器501的第一输入，也就是连接到第一寄存器208的输入(参见图2、3或4)，压控振荡器503的输出经由分频器504连接到增量相位比较器501的第二输入。如图2、3和4所示，增量相位比较器501的第二输入可以连接到第三寄存器211。由此，当振荡基准信号和压控振荡器的输出信号分别作为第一和第二输入信号提供给触发部件205、206，并且第二和第四寄存器209、212被给出代表预定相位步长的值时，第一和第二累加器的输出分别代表基准信号的累加相位值和压控振荡器的输出的累加相位值。

在图5B中示出增量相位比较器501如何由分别相应于图2、3或4的功能块201和202的第一和第二乘法块505、506块以及用于从功能块505和506的输出获得相位误差507的部件或减法部件组成。对于功能块505，给出整数N_R作为被乘数、相应于寄存器209的预定相位步长值N_R，对于功能块506，给出整数N_V作为被乘数、相应于寄存器212的预定相位步长值N_V。

本发明的发明人发现，如果使用AND功能和数模转换器(DAC)功能的标准实施来实现图3的电路框图系统，则可能很难保持在整个系统范围内的脉冲带宽乘积。该问题的解决方法可以是如图6所示将AND和DAC功能融合在一起，图6示出两个功能块610、620，其中每个功能块具有根据本发明的第一一位组合逻辑数模转换器(逻辑DAC)。每个逻辑DAC610、620具有开关611-614、621-624、第一电流线615、625、第二电流线616、626和恒流源617、627。电路610、620使用可以表示为互补电流模式逻辑的逻辑，其中使用输入信号的真实值和反向值两者来控制开关。

在图6中，两个数字信号N_Rk和N_Vk和它们的反向信号一起输入至电路610、620。在此，N_Rk可以代表第一数字信号N_R中位k的值，N_Vk代表第二数字信号N_V中位k的值，其中N_R和N_V都具有N位，最低有效位k＝0，最高有效位k＝(N-1)。根据本发明的实施例，N_R可以是第一累加器201的输出，N_V可以是第二累加器202的输出。对于功能块610，N_Rk控制开关611，N_Rk的反向值控制开关612，N_Vk的反向值控制开关613，以及N_Vk控制开关614。可以控制开关611-614、621-624，使得它们被逻辑“1”闭合并被逻辑“0”断开。从图6可以看出，对于功能块610，当N_Rk和N_Vk的反向值均代表逻辑“1”时，功能块610处于第一传导状态，其中恒流源617从第一电流线615吸收电流。对于N_Rk和N_Vk的反向值的所有其它逻辑组合，电路610都处于第二传导状态，其中恒流源617从第二电流线616吸收电流。从电路610的第一电流线615吸收的电流可被表示为I_Upk，可以代表逻辑DAC电路610的电流输出。从上述讨论中应当清楚的是，当第一电流线615的电流作为输出时，电路610执行的逻辑运算是信号N_Rk和N_Vk反向值的逻辑AND。

对于块620，N_Vk控制开关621，N_Vk的反向值控制开关622，N_Rk的反向值控制开关623，以及N_Rk控制开关624。从图6可以看出，对于功能块620，当N_Vk和N_Rk的反向值均代表逻辑“1”时，电路620处于第一传导状态，其中恒流源627从第一电流线625吸收电流。对于N_Vk和N_Rk反向值的其它所有逻辑组合，电路620都处于第二传导状态，其中恒流源627从第二电流线626吸收电流。从电路620的第一电流线625吸收的电流可以表示为I_Downk，可以代表逻辑DAC电路620的电流输出。从上述讨论中应当清楚的是，当第一电流线625的电流作为输出时，电路620执行的逻辑运算是信号N_Vk和N_Rk的反向值的逻辑AND。

可以设置数目上相应于信号N_R和N_V的位数的多个电路610，以便每个电路610具有相应于N_R和N_V的反向值的相同位号k的输入信号，相应的电流输出I_Upk可用于获得结果第一模拟输出或信号N_R和N_V的反向值的逐位AND运算的表示。

同样，可以设置数目相应于信号N_R和N_V的位数的多个电路620，以便每个电路620具有相应于N_V和N_k的反向值的相同位号k的输入信号，相应的电流输出I_Downk可用于获得结果第二模拟输出或信号N_V和N_R的反向值的逐位AND运算的表示。

对于图6的逻辑DAC电路，可以通过使信号N_Rk、N_Rk的反向值、N_Vk和N_Vk的反向值相应地控制开关611-614、621-624来获得诸如NAND、OR或NOR的其它逻辑运算。

应当注意，对于电路610，如果开关611由N_Vk的反向值控制，N_Vk控制开关612，N_Rk控制开关613，以及N_Rk的反向值控制开关614，则获得相同的输出。按照同样的方式，对于电路620，如果开关621由N_Rk的反向值控制，N_Rk控制开关622，N_Vk控制开关623以及N_Vk的反向值控制开关624，则获得相同的输出。

根据本发明，还提供一种组合逻辑数模转换器(组合逻辑DAC)，其可以通过使用一个恒流源来执行功能块610的功能。通过使用一个恒流源，I_Upk和I_Downk的最大值实际上可以相等。如图7所示，其示出根据本发明的执行如图6的两个功能块610和620相同功能的组合逻辑数模转换器710。该组合逻辑DAC710具有开关711-713和721-723、第一电流线715、第二电流线716、第三电流线725、第四电流线726和恒流源717。优选地，第二和第四电流线716、726从同一电流线提供，如图7所示。

在图7中，两个数字信号N_Rk和N_Vk和它们的反向信号被输入至电路710，其中N_Vk的反向值控制开关711，N_Vk控制开关712，N_Rk控制开关713，N_Vk控制开关721，N_Vk的反向值控制开关722，N_Rk的反向值控制开关723。同样，在此，可以这样控制开关711-713和721-724，使得它们由逻辑“1”闭合，由逻辑“0”断开。从图7中可以看出，当N_Rk和N_Vk的反向值均代表逻辑“1”时，功能块710处于第一传导状态，其中恒流源717从第一电流线715吸收电流。还可以看出当N_Vk和N_Rk反向值均代表逻辑“1”时，电路710处于第三传导状态，其中恒流源717从第三电流线725吸收电流。

对于N_Rk和N_Vk的其它所有逻辑组合，电路710处于第二传导状态，其中恒流源717从第二电流线716或第四电流线726吸收电流，该第二和第四电流线716、726可以从同一电源线提供。从第一电流线715吸收的电流可以表示为I_Upk，并相应于逻辑DAC电路610的电流输出，从第三电流线725吸收的电流可以表示为I_Downk，可以相应于逻辑DAC电路620的电流输出。

从上述讨论中应当清楚的是，当第一电流线715的电流作为输出时，电路710执行的逻辑运算是信号N_Rk和N_Vk的反向值的逻辑AND，当第三电流线725的电流作为输出时，电路710执行的逻辑运算是信号N_Vk和N_Rk的反向值的逻辑AND。

同样在此，可以设置数目相应于信号N_R和N_V的位数的多个电路710，以便每个电路710具有相应于N_R和N_V及它们的反向值的相同位号k的输入信号，相应的电流输出I_Upk可用于获得结果第一模拟输出或信号N_R和N_V的反向值的逐位AND运算的表示，而相应的电流输出I_Downk可用于获得结果第二模拟输出或信号N_V和N_R的反向值的逐位AND运算的表示。

对于图7的组合逻辑DAC电路，可以通过使信号N_Rk、N_Rk的反向值、N_Vk和N_Vk的反向值相应地控制开关711-713、721-723来获得诸如NAND、OR或NOR的其它逻辑运算。

在图8中示出根据图7的组合逻辑数模转换器810的电路示例。对于逻辑DAC 810，这些部件具有与电路710相同的标号，除了第一个数字是8而不是7。电路810使用NMOS晶体管作为开关811-813、821-823的NMOS技术来实现。但是，可以使用PMOS晶体管作为开关811-813、821-823的PMOS技术来制造具有相同逻辑功能的电路。应当注意，还可以使用将NMOS晶体管作为开关的NMOS技术或将PMOS晶体管作为开关的PMOS技术来制造电路610、620。

图9示出根据图7的组合逻辑数模转换器910的另一电路示例。对于逻辑DAC 910，部件具有与电路710相同的标号，除了第一个数字是9而不是7。电路910也使用NMOS技术来实现，并且与电路810相比，电路910具有插入第一电流线915中的第一共射共基放大器级930和插入第三电流线925中的第二共射共基放大器级931。级930、931的NMOS晶体管由基准门电压Vbias控制。共射共基放大器级930、931的使用在某些情况下会改善性能。

图6的两个一位逻辑DAC610和620的组合可以认为是组合的一位逻辑DAC，由此输入是两个单位N_Rk和N_Vk及它们的反向信号。组合的一位逻辑DAC使用两个恒流源617、627，并具有两个电流输出I_Upk和I_Downk。按照同样的方式，组合逻辑DAC710还可被认为是组合的一位逻辑DAC，具有与610和620的组合相同的输入信号和电流输出，但只使用一个恒流源。

通过组合多个这种一位逻辑DAC电路，可以实现若干不同的多位逻辑DAC。一种这样的基本实现使用电阻器网络，可以是公知的R2R网络。如图10所示，其示出包括4个根据图7所示的实施例的一位组合逻辑DAC并具有R2R电阻器网络的电路1010。电路1010因此可被认为是4位组合逻辑DAC，具有4个一位组合逻辑DAC1011、1012、1013、1014和电阻器对电阻器网络，即R2R网络，如图10所示设置。在此，每个一位逻辑DAC1011-1014分别具有两个电流输出I_Upk和I_Downk和输入N_Rk和N_Vk及它们的反向信号，其中k的值为0、1、2、3。每个一位逻辑DAC1011-1014都具有一个具有相同电流值的恒流源，其中电流I设置为等于值I_MSB。在R2R网络中通过产生第一模拟电压输出V_Up的电流I_Upk产生压降，并在R2R网络中通过产生第二模拟电压输出V_Down的电流I_Downk产生压降。

还可以通过使用每个包括电路610和620的组合一位逻辑DAC来执行电路1010的组合一位逻辑DAC1011-1014的功能。在这种情况下，每个电路1011-1014都具有相同值的两个恒流源，因此所述相同值是1/2I_MSB。

图11示出多位逻辑DAC的另一实施例，其中示出4位逻辑DAC的另一电路示例，其可以表示二进制指数电流逻辑DAC。在此，电路1110包括4个一位组合逻辑DAC1111-1114。在此，每个一位逻辑DAC1111-1114分别具有两个电流输出I_Upk和I_Downk和输入N_Rk和N_Vk及它们的反向信号，其中k的值为0、1、2、3。根据本发明的实施例，每个电路1111-1114都可以是组合的根据图7的电路710的一位逻辑DAC。对于二进制指数电流逻辑DAC，被恒流源吸收的电流将不相等，因此对于相应于k＝0的电路1111，恒流源的电流被设置为I＝I_LSB2⁰，对于k＝1的电路1112，电流被设置为I＝I_LSB2¹，对于k＝2的电路1113，电流被设置为I＝I_LSB2²，对于k＝3的电路1114，电流被设置为I＝I_LSB2³。由此，对于N位二进制指数电流逻辑DAC，相应于位k的一位逻辑DAC的恒流源的值被设置为I＝I_LSB2^k，其中k从0到N-1变化。

还可以通过使用每个包括电路610和620的组合一位逻辑DAC来执行电路1110的组合一位逻辑DAC1111-1114的功能。在这种情况下，每个电路1111-1114将具有相同值的两个恒流源，因此相同值是1/2I_LSB2^k。

对于图11的电路1110，电路1111-1114的每个电流输出I_Upk从产生第一模拟电流输出I_Up的同一电源线1115吸收电流，电路1111-1114的每个电流输出I_Downk从产生第二模拟电流输出I_Down的同一电源线1116吸收电流。

对于电路1110，应当理解，可能很难实现随着位号k变化而具有不同值I＝I_LSB2^k的多个电流源。因此，根据本发明提供了另一种解决方案用于多位二进制指数电流逻辑DAC。不是使用吸收更大电流的恒流源，而是使用多个组合一位逻辑DAC，这些DAC并联设置，具有相同的输入并具有从同一电源线吸收电流的电流输出I_Upk和I_Downk，并具有电流都等于I＝I_LSB的恒流源。在此，应当选择相应于位k的并联组合一位逻辑DAC的数目，以便使并联恒流源的电流等于I＝I_LSB2^k，对位k产生2^k个并联一位逻辑DAC，其中k从0变化到N-1。因此，对于图11的4位逻辑DAC1110，对于相应于k＝0的电路1111，组合一位逻辑DAC的数目是1，对于k＝1的电路1112，并联组合一位逻辑DAC的数目是2，对于k＝2的电路1113，并联组合一位逻辑DAC的数目是2²＝4，而对于k＝3的电路1114，并联组合一位逻辑DAC的数目是2³＝8。

用于多位二进制指数电流逻辑DAC的并联组合一位逻辑DAC可以相应于图7的电路710，或者相应于包含电路610和620的组合一位逻辑DAC。在后一种情况中，每个并联组合一位逻辑DAC具有相同值的两个恒流源，因此相同值为1/2I_LSB。

可以通过使用电容器网络来实现根据本发明的另一个多位逻辑DAC，该电容器网络可以是与图10所示的R2R网络类似排列的C2C(电容器对电容器)网络。本发明还涵盖了包括使用R2R网络的多位逻辑DAC和使用C2C网络的多位逻辑DAC的多位逻辑DAC的实施例。如图12所示，其中电路1210是图10的使用电阻器网络R2R的4位逻辑DAC1211和使用电容器网络C2C的4位逻辑DAC1212的组合。电路1210还包括第一加法器电路1213，用于相加分别来自1211和1212的电压输出V_UpR和V_UpC，以及第二加法器电路1214，用于相加分别来自1211和1212的电压输出V_DownR和V_DownC，以由此产生相应的第一和第二模拟电压输出。

根据本发明的多位逻辑DAC可以用于根据本发明的增量相位比较器。该相位比较器还可以用于锁相环(PLL)结构中。在此，PLL结构的环路滤波器功能可以根据使用哪一种多位逻辑DAC结构和系统的要求，作为有源或无源滤波器施加于多位逻辑DAC的输出。通过应用滤波器功能，从第一模拟输出减去第二模拟输出可以是滤波器功能的一部分。

图13示出使用图10的电路1010的有源环路滤波器1311的例子。滤波器1311包括设置为积分器的OP-AMP以实施第二级PLL。该OP-AMP的第一输入是电路1010的V_Up输出，而第二输入是V_Down。通过使用V_Up和V_Down作为OP-AMP的输入，从V_Up中减去V_Down。

图14示出使用图11的电路1110实现第二级PLL1411的第一级滤波器的电流模式跨导积分器的举例。滤波器1411包括与电阻器R串联的电容器C，电阻器R还连接到电路1110的第一模拟输出I_Up，电容器C还连接到电路1110的第二模拟输出I_Down。第一和第二恒流源1412、1413向第一和第二模拟电流输出提供电流I_Up和I_Down。所产生的滤波函数是I_Up信号和I_Down信号之间的差。

根据本发明的锁相环与图1的现有技术的锁相环相比，可以发现，增量相位比较器(IPC)取代了根据现有技术的相位检测器，也就是说，其具有与图1的现有技术锁相环相同的功能，但具有更好的带宽并因此具有更快的锁定时间。

本发明已用优选实施例进行了描述。但是，在本发明思想的范围内可以对所示例进行更改和替换。例如，在上述描述中，提示寄存器中的数字总是相同或只偶尔变换。但是，例如还可以连续改变寄存器中的数字，并由此产生输出信号的脉宽调制，其结果是实现不同的相位和频率调制方案(QFSK、FSK、GFSK等)。

Claims (99)

1.一种锁相环，包括：

压控振荡器，用于产生输出信号并具有用于控制该输出信号的频率的频率控制输入；以及

相位比较器，用于从响应接收的输出信号和基准信号而检测的相位误差获得控制信号，所述控制信号耦合至所述压控振荡器的频率控制输入，

其中，所述相位比较器包括：

第一累加器，适用于响应基准信号中的重新发生事件而将第一预定相位步长值加至第一累加相位值；

第二累加器，适用于响应接收的输出信号中的重新发生事件而将第二预定相位步长值加至第二累加相位值；以及

用于从获得的第一和第二累加相位值确定相位误差的部件或运算部件。

2.根据权利要求1所述的锁相环，还包括用于对输出信号进行分频的分频器，其中由所述相位比较器接收的输出信号是分频后的输出信号。

3.根据权利要求1或2所述的锁相环，其中，所述运算部件是用于通过获得的第一和第二累加相位值之间的相减来确定相位误差的减法部件。

4.根据权利要求3所述的锁相环，其中，所述减法部件适用于从第一累加相位值减去第二累加相位值。

5.根据权利要求1-4中任一项所述的锁相环，其中，所述相位比较器包括数模转换器，用于转换相位误差并由此产生模拟输出信号。

6.根据权利要求1-4中任一项所述的锁相环，其中，所述相位比较器包括转换器电路，该转换器电路具有：

用于对第一累加器的输出和第二累加器的反向输出进行第一逻辑逐位AND运算，并产生所述第一逻辑逐位AND运算的第一模拟表示的部件；以及

用于对第二累加器的输出和第一累加器的反向输出进行第二逻辑逐位AND运算，并产生所述第二逻辑逐位AND运算的第二模拟表示的部件。

7.根据权利要求6所述的锁相环，其中，所述转换器电路包括电流模式逻辑电路，其给出电流输出用于两个输入AND运算，该电流输出用于产生逐位AND运算的模拟表示。

8.根据权利要求6或7所述的锁相环，其中，所述运算部件用于基于第二逻辑逐位AND运算的第二模拟表示和第一逻辑逐位AND运算的第一模拟表示，获得一个或多个模拟相位误差信号。

9.根据权利要求8所述的锁相环，其中，所述运算部件包括减法部件，用于执行从第一模拟表示减去第二模拟表示的模拟减法。

10.根据权利要求1-5中任一项所述的锁相环，其中，所述相位比较器包括第一和第二数模转换器，用于转换第一和第二累加相位值并由此产生其模拟表示，并且所述运算部件适用于执行从第一累加相位值的模拟表示减去第二累加相位值的模拟表示的模拟减法。

11.根据权利要求10所述的锁相环，其中，所述相位比较器包括第一和第二AND部件，其中所述第一AND部件的输出连接到第一数模转换器，第一累加器连接到所述第一AND部件的第一非反向输入，第二累加器连接到所述第一AND部件的第一反向输入，所述第二AND部件的输出连接到所述第二数模转换器，所述第二累加器还连接到所述第二AND部件的第一非反向输入，所述第一累加器还连接到所述第二AND部件的第一反向输入。

12.根据权利要求1-11中任一项所述的锁相环，其中，所述相位比较器包括用于第一累加器的最高有效位的第一复位部件，用于第二累加器的最高有效位的第二复位部件和第三AND部件，其中所述第三AND部件的输出连接到所述第一和第二累加器的所述第一和第二复位部件，所述第一累加器的最高有效位连接到所述第三AND部件的第一非反向输入，所述第二累加器的最高有效位连接到所述第三AND部件的第二非反向输入。

13.一种响应第一信号和第二信号而确定相位误差的方法，所述方法包括下列步骤：

响应所述第一信号而产生第一重新发生触发事件；

响应所述第二信号而产生第二重新发生触发事件；

当发生第一触发事件时将第一相位值增加第一预定增量值以获得第一累加相位值；

当发生第二触发事件时将第二相位值增加第二预定增量值以获得第二累加相位值；以及

根据获得的第一和第二累加相位值来计算或确定所述相位误差。

14.根据权利要求13所述的方法，所述方法包括频分第一信号和/或第二信号的步骤，其中分别响应分频后的第一和/或第二信号而产生所述第一和/或第二重新发生触发事件。

15.根据权利要求13或14所述的方法，其中，基于从所述第一累加相位值减去所述第二累加相位值来计算所述相位误差。

16.根据权利要求13-15中任一项所述的方法，其中，由二进制数来表示所述第一累加相位值、第二累加相位值和相位误差。

17.根据权利要求13-15中任一项所述的方法，其中，由二进制数来表示所述第一累加相位值和第二累加相位值，并且由模拟信号表示所述相位误差。

18.根据权利要求17所述的方法，其中，所述方法还包括下列步骤：

执行所述第一累加相位值和反向第二累加相位值的第一逻辑逐位AND运算，并产生所述第一逻辑逐位AND运算的第一模拟表示；以及

执行第二累加相位值和反向第一累加相位值的第二逻辑逐位AND运算，并产生所述第二逻辑逐位AND运算的第二模拟表示。

19.根据权利要求18所述的方法，其中，所述计算相位误差的步骤包括：基于所述第二逻辑逐位AND运算的第二模拟表示和所述第一逻辑逐位AND运算的第一模拟表示，产生一个或多个模拟相位误差信号。

20.根据权利要求19所述的方法，其中，所述计算相位误差的步骤包括：执行从所述第一模拟表示减去第二模拟表示的模拟减法。

21.根据权利要求16-20中任一项所述的方法，其中，当所述第一累加相位值和所述第二累加相位值的最高有效位同时均为1时，复位所述第一累加相位值的最高有效位和第二累加相位值的最高有效位。

22.根据权利要求21所述的方法，其中，每当两个相等位同时为1时复位这些位。

23.一种用于执行根据权利要求13-22的方法的相位比较器，其中，所述第一信号是基准信号，第二信号是输入信号，所述相位比较器包括：

第一累加器，适用于响应所述基准信号中的重新发生事件而将第一预定相位步长值加至第一累加相位值；

第二累加器，适用于响应所述输入信号中的重新发生事件而将第二预定相位步长值加至第二累加相位值；以及

用于基于第二累加相位值和第一累加相位值而确定相位误差的部件或运算部件。

24.根据权利要求23所述的相位比较器，其中，所述运算部件包括减法部件，用于通过从第一累加相位值减去第二累加相位值来确定相位误差。

25.根据权利要求23或24所述的相位比较器，其中，所述相位比较器包括数模转换器，适用于转换相位误差并由此产生模拟输出信号。

26.根据权利要求23-25中任一项所述的相位比较器，其中，所述相位比较器包括转换器电路，该电路具有：

用于对第一累加器的输出和第二累加器的反向输出进行第一逻辑逐位AND运算，并产生所述第一逻辑逐位AND运算的第一模拟表示的部件；以及

用于对第二累加器的输出和第一累加器的反向输出进行第二逻辑逐位AND运算，并产生所述第二逻辑逐位AND运算的第二模拟表示的部件。

27.根据权利要求26所述的相位比较器，其中，所述转换器电路包括电流模式逻辑电路，其给出电流输出用于两位AND运算，该电流输出用于产生逐位AND运算的模拟表示。

28.根据权利要求26或27所述的相位比较器，其中，所述运算部件用于基于第二逻辑逐位AND运算的第二模拟表示和第一逻辑逐位AND运算的第一模拟表示，获得一个或多个模拟相位误差信号。

29.根据权利要求28所述的相位比较器，其中，所述运算部件包括减法部件，用于执行从所述第一模拟表示减去第二模拟表示的模拟减法。

30.根据权利要求23或24所述的相位比较器，其中，所述相位比较器包括第一和第二数模转换器，用于转换第一和第二累加相位值并由此产生其模拟表示，以及所述减法部件适用于执行从第一累加相位值的模拟表示减去第二累加相位值的模拟表示的模拟减法。

31.根据权利要求30所述的相位比较器，其中，所述相位比较器包括第一和第二AND部件，其中所述第一AND部件的输出连接到第一数模转换器，第一累加器连接到所述第一AND部件的第一非反向输入，第二累加器连接到所述第一AND部件的第一反向输入，所述第二AND部件的输出连接到所述第二数模转换器，所述第二累加器还连接到所述第二AND部件的第一非反向输入，所述第一累加器还连接到所述第二AND部件的第一反向输入。

32.根据权利要求23-31中任一项所述的相位比较器，其中，所述相位比较器包括用于第一累加器的最高有效位的第一复位部件，用于第二累加器的最高有效位的第二复位部件和第三AND部件，其中，所述第三AND部件的输出连接到所述第一和第二累加器的所述第一和第二复位部件，所述第一累加器的最高有效位连接到所述第三AND部件的第一非反向输入，所述第二累加器的最高有效位连接到所述第三AND部件的第二非反向输入。

33.一种用于获得数字输入信号或若干数字输入信号的逻辑运算的模拟表示的转换器电路，至少一个数字输入信号具有至少2位，所述电路包括：

多个电流模式逻辑电路，即排列在模块中的CML电路，每个CML电路具有一个或多个逻辑输入信号、第一电流线、第二电流线和恒流源，每个所述CML电路还包括在第一传导状态和第二传导状态之间切换恒流源的部件，在所述第一传导状态下，所述电流源经由第一电流线吸收或传送电流，在所述第二传导状态下，所述电流源经由第二电流线吸收或传送电流，所述切换由至少一个逻辑输入信号控制，其中

第一模块具有至少一个CML电路，该第一模块的每个CML电路具有代表第一数字输入信号的第一位值并提供用于第一和第二传导状态之间的切换的第一控制信号的第一逻辑输入信号，以及

第二模块具有至少一个CML电路，该第二模块的每个CML电路具有代表所述第一数字输入信号的第二位值并提供用于第一和第二传导状态之间的切换的第一控制信号的第一逻辑输入信号。

34.根据权利要求33所述的转换器电路，其中，所述第一数字信号具有N位，其中对于每一位k，选择k为大于或等于0且小于或等于N-1的整数，存在具有至少一个CML电路的相应模块k，该模块k的每个CML电路具有代表第一数字输入信号的相应位k的值并提供用于第一和第二传导状态之间的切换的第一控制信号的第一逻辑输入信号。

35.根据权利要求33或34所述的转换器电路，其中，从排列在模块中的所述CML电路的第一电流线吸收或传送到该第一电流线的电流用于产生转换器电路的第一模拟输出。

36.根据权利要求33-35中任一项所述的转换器电路，其中，至少部分或所有CML电路具有所述逻辑输入信号和所述逻辑输入信号的反向信号作为输入信号，用于控制第一和第二传导状态之间的切换。

37.根据权利要求34-36中任一项所述的转换器电路，其中，对于每个模块k存在一个相应的CML电路。

38.根据权利要求35或37所述的转换器电路，其中，从模块的CML电路的第一线吸收或提供给它的电流用于经由第一电阻器网络或经由第一电容器网络产生第一模拟输出作为电压输出。

39.根据权利要求34-36中任一项所述的转换器电路，其中，对于每个模块k，存在2^k个相应的CML电路。

40.根据权利要求35或37所述的转换器电路，其中，从模块的CML电路的第一线吸收或提供给它的电流之和用于产生第一模拟输出作为电流输出。

41.根据权利要求33-40中任一项所述的转换器电路，其中，对于所述第一模块，设计每个CML电路的逻辑，使得为了第一逻辑输入信号将CML电路的状态控制为第一传导状态，第一数字信号的第一位应当为有效。

42.根据权利要求33-41中任一项所述的转换器电路，其中，对于所述第二模块，设计每个CML电路的逻辑，使得为了第一逻辑输入信号将CML电路的状态控制为第一传导状态，第一数字信号的第二位应当为有效。

43.根据权利要求34-42中任一项所述的转换器电路，其中，对于模块k，设计每个CML电路的逻辑，使得为了第一逻辑输入信号将CML电路的状态控制为第一传导状态，第一数字信号的相应位k应当为有效。

44.根据权利要求33-43中任一项所述的转换器电路，其中，将所述模块的一部分或全部CML电路设计为仅具有一个逻辑输入信号和所述逻辑信号的反向信号的缓冲器或反向器电路，所述逻辑信号代表第一数字信号的相应位。

45.根据权利要求33-43中任一项所述的转换器电路，所述转换器电路被设计用于获得第一数字信号和第二数字信号的逐位逻辑运算的模拟表示，所述第一和第二数字信号具有相同数目的位，其中具有代表第一数字信号的相应位的值的第一逻辑输入信号的CML电路被设计为第一逻辑运算电路，每个所述第一逻辑运算电路还具有代表第二数字信号的相应位的值的第二逻辑输入信号作为输入信号，并且所述第二逻辑输入信号提供第二控制信号用于第一和第二传导状态之间的切换。

46.根据权利要求45所述的转换器电路，其中，每个第一逻辑运算电路被设计用于执行在如下逻辑运算中选择的逻辑运算：AND、NAND、OR、NOR、XOR或XNOR。

47.根据权利要求45或46所述的转换器电路，其中，所述第一逻辑运算CML电路还具有第一和第二逻辑输入信号的反向信号作为输入信号。

48.根据权利要求45-47中任一项所述的转换器电路，其中，所述第一逻辑运算电路的逻辑被设计为第一AND运算电路，设计所述AND运算电路，使得为了第一和第二逻辑输入信号将CML电路的状态控制为第一传导状态，第一数字信号和第二数字信号的相应位值应当为有效。

49.根据权利要求48所述的转换器电路，其中，第一AND运算CML电路的开关部件包括由第一逻辑信号控制的第一开关、由第一逻辑信号的反向信号控制的第二开关、由第二逻辑信号控制的第三开关以及由第二逻辑信号的反向信号控制的第四开关。

50.根据权利要求49所述的转换器电路，其中，排列所述开关使得当相应于第一和第二逻辑信号的位值均为有效时，CML电路处于通过第一和第三开关经由第一电流线吸收或传送电流的第一传导状态，以及

当相应于第一逻辑信号的位值无效并且相应于第二逻辑信号的位值有效时，CML电路处于通过第二和第三开关经由第二电流线吸收或传送电流的第二传导状态，或者当相应于第一和第二逻辑信号的位值均无效时，CML电路处于通过第四开关经由第二电流线吸收或传送电流的第二传导状态。

51.根据权利要求45-50中任一项所述的转换器电路，其中，输入至同一第一逻辑运算CML电路的第一和第二逻辑信号分别相应于第一和第二数字信号的相同位号。

52.根据权利要求45-51中任一项所述的转换器电路，其中，还设计所述转换器电路用于获得第三和第四数字信号的逐位逻辑运算的模拟表示，所述第三和第四数字信号具有相同数目的位，并具有至少两位。

53.根据权利要求52所述的转换器电路，其中，所述第一、第二、第三和第四数字信号具有相同数目的位。

54.根据权利要求52或53所述的转换器电路，其中，所述转换器电路还包括多个被设计为第二逻辑运算电路的CML电路，每个第二逻辑运算电路具有至少代表第三数字信号的相应位的值的第一逻辑输入信号，和代表第四数字信号的相应位的值的第二逻辑输入信号，转换器电路还包括第三电流线、第四电流线和恒流源，所述每个第二逻辑运算电路还包括在第一传导状态和第二传导状态之间切换恒流源的部件，其中在所述第一传导状态下，所述电流源经由第三电流线吸收或传送电流，而在所述第二传导状态下，所述电流源经由第四电流线吸收或传送电流，所述切换由至少所述第一和第二逻辑输入信号控制。

55.根据权利要求54所述的转换器电路，其中，从排列在模块中的第一逻辑运算电路的第一电流线吸收或传送给它的电流用于产生转换器电路的第一模拟输出，从排列在模块中的第二逻辑运算电路的第三电流线吸收或传送给它的电流用于产生转换器电路的第二模拟输出。

56.根据权利要求54或55所述的转换器电路，其中，每个第二逻辑运算电路被设计为在如下逻辑运算电路中选择的逻辑运算电路：AND、NAND、OR、NOR、XOR或XNOR逻辑运算电路。

57.根据权利要求54-56中任一项所述的转换器电路，其中，所述第一和第二逻辑运算电路均设计用于执行相同的逻辑运算。

58.根据权利要求54-57中任一项所述的转换器电路，其中，所述第二逻辑运算CML电路还具有第一和第二逻辑输入信号的反向信号作为输入信号。

59.根据权利要求54-58中任一项所述的转换器电路，其中，所述第二逻辑运算电路被设计为第二AND运算电路，以由此获得第三和第四数字信号的逐位AND运算的模拟表示。

60.根据权利要求59所述的转换器电路，其中，第三和第四数字信号具有P位，其中对于每一位m，该m被选择为大于或等于0且小于或等于P-1的整数，存在具有至少一个第二AND运算电路的相应模块m，模块m的每个第二AND运算电路具有代表第三数字信号的相应位m的值并提供用于第一和第二传导状态之间的切换的第一控制信号的第一逻辑输入信号，并且模块m的每个第二AND运算电路具有代表第四数字信号的相应位m的值并提供用于第一和第二传导状态之间的切换的第二控制信号的第二逻辑输入信号。

61.根据权利要求59或60所述的转换器电路，其中，所述CML电路的逻辑被设计为，将第二AND运算电路设计成为了第一和第二逻辑输入信号将第二AND运算电路的状态控制为第一传导状态，第三数字信号和第四数字信号的相应位值应当均为有效。

62.根据权利要求59-61中任一项所述的转换器电路，其中，第二AND运算电路的开关部件包括由第一逻辑信号控制的第一开关、由第一逻辑信号的反向信号控制的第二开关、由第二逻辑信号控制的第三开关以及由第二逻辑信号的反向信号控制的第四开关。

63.根据权利要求62所述的转换器电路，其中，排列所述开关，使得当相应于第一和第二逻辑信号的位值均有效时，第二AND运算电路处于通过第一和第三开关经由第三电流线吸收或传送电流的第一传导状态，以及

当相应于第一逻辑信号的位值无效并且相应于第二逻辑信号的位值有效时，第二AND运算电路处于通过第二和第三开关经由第四电流线吸收或传送电流的第二传导状态，或者当相应于第一和第二逻辑输入信号的位值均无效时，第二AND运算电路处于通过第四开关经由第四电流线吸收或传送电流的第二传导状态。

64.根据权利要求54-63中任一项所述的转换器电路，其中，输入至同一第二逻辑运算电路的第一和第二逻辑信号分别相应于第三和第四数字信号的相同位号。

65.根据权利要求52-64中任一项所述的转换器电路，其中，所述第三和第四数字信号分别是第一和第二数字信号的反向信号，或分别是第二或第一数字信号的反向信号。

66.根据权利要求37或60-65中任一项所述的转换器电路，其中，对于每个模块m，存在一个相应的第二逻辑运算电路。

67.根据权利要求39或60-65中任一项所述的转换器电路，其中，对于每个模块m，存在2^m个相应的第二AND运算电路。

68.根据权利要求33-43中任一项所述的转换器电路，所述转换器电路被设计用于获得第一和第二数字信号的逐位第一逻辑运算的模拟表示，并用于获得第一和第二数字信号的反向信号的逐位第一逻辑运算的模拟表示，所述第一和第二数字信号具有相同数目的位。

69.根据权利要求68所述的转换器电路，其中，具有代表第一数字信号的相应位的值的第一逻辑输入信号的CML电路被设计为组合逻辑运算电路，每个组合逻辑运算电路还具有：

代表第二数字信号的相应位的值的第二逻辑输入信号，以及第三电流线；

所述开关部件还适用于在第一传导状态、第二传导状态和第三传导状态之间切换恒流源，在所述第一传导状态下，所述电流源经由第一电流线吸收或传送电流，在所述第二传导状态下，所述电流源经由第二电流线吸收或传送电流，以及在所述第三传导状态下，所述电流源经由第三电流线吸收或传送电流；以及

所述第一和第二逻辑输入信号提供相应的第一和第二控制信号用于第一、第二和第三传导状态之间的切换。

70.一种转换器电路，用于获得第一和第二数字信号的逐位第一逻辑运算的模拟表示，并用于获得第一和第二数字信号的反向信号的逐位第一逻辑运算的模拟表示，所述第一和第二数字信号具有相同数目的位，所述电路包括：

多个电流模式逻辑电路，即CML电路，被设计为组合逻辑运算电路，每个组合逻辑运算电路具有：代表第一数字信号的相应位的值的第一逻辑输入信号和代表第二数字信号的相应位的值的第二逻辑输入信号，第一电流线，第二电流线，第三电流线和恒流源，每个组合逻辑运算电路还包括：用于在第一传导状态、第二传导状态和第三传导状态之间切换恒流源的部件，在所述第一传导状态下，所述电流源经由第一电流线吸收或传送电流，在所述第二传导状态下，所述电流源经由第二电流线吸收或传送电流，以及在所述第三传导状态下，所述电流源经由第三电流线吸收或传送电流；以及

所述第一和第二逻辑输入信号提供相应的第一和第二控制信号用于第一、第二和第三传导状态之间的切换。

71.根据权利要求69或70所述的转换器电路，其中，从排列在模块中的组合逻辑运算电路的第一电流线吸收或传送给它的电流用于产生所述转换器电路的第一模拟输出，并且从排列在模块中的组合逻辑运算电路的第三电流线吸收或传送给它的电流用于产生所述转换器电路的第二模拟输出。

72.根据权利要求68-71中任一项所述的转换器电路，其中，设计所述转换器电路，使得在如下逻辑运算中选择第一逻辑运算：AND、NAND、OR、NOR、XOR或XNOR逻辑运算电路。

73.根据权利要求69-72中任一项所述的转换器电路，其中，每个组合逻辑运算电路被设计为组合AND运算电路，以由此获得第一数字信号和第二数字信号的逐位AND运算的模拟表示，并用于获得第一和第二数字信号的反向信号的逐位AND运算的模拟表示。

74.根据权利要求69-73中任一项所述的转换器电路，其中，每个组合逻辑运算电路还具有代表相应于第一数字信号的位的反向值的第三逻辑输入信号，以及代表相应于第二数字信号的位的反向值的第四逻辑输入信号，所述第三和第四逻辑输入信号提供相应的第三和第四控制信号，用于在第一、第二和第三传导状态之间进行切换。

75.根据权利要求73或74所述的转换器电路，其中，设计所述组合AND运算CML电路，使得为了逻辑输入信号将组合AND运算电路的状态控制为：

第一传导状态，第一数字信号和第二数字信号的相应位值应当均为有效；

第三传导状态，第一数字信号和第二数字信号的相应位值应当均为无效；以及

第二传导状态，第一数字信号的相应位值应当为无效，而第二数字信号的相应位的值应当为有效，或者第一数字信号的相应位值应当为有效，而第二数字信号的相应位值为无效。

76.根据权利要求68-75中任一项所述的转换器电路，其中，所述第一和第二逻辑输入信号分别相应于第一和第二数字信号的相同位号。

77.根据权利要求73-76中任一项所述的转换器电路，其中，所述组合AND运算电路的开关部件包括由第一逻辑信号控制的第一开关，由第三逻辑信号或第一逻辑信号的反向信号控制的第二开关，由第二逻辑信号控制的第三开关，以及由第四逻辑信号或第二逻辑信号的反向信号控制的第四开关，由第三逻辑信号或第一逻辑信号的反向信号控制的第五开关，以及由第一逻辑信号控制的第六开关。

78.根据权利要求77所述的转换器电路，其中，所述开关可以这样排列，使得：

当相应于第一和第二逻辑信号的位值均有效时，所述组合AND运算电路处于通过第一和第三开关经由第一电流线吸收或传送电流的第一传导状态；

当相应于第一逻辑信号和第二逻辑信号的位值均无效时，所述组合AND运算电路处于通过第五和第四开关经由第三电流线吸收或传送电流的第三传导状态；

当相应于第一逻辑信号的位值无效而相应于第二逻辑信号的位值有效时，所述组合AND运算电路处于通过第三和第二开关经由第二电流线吸收或传送电流的第二传导状态；以及

当相应于第一逻辑信号的位值有效而相应于第二逻辑信号的位值无效时，所述组合AND运算电路处于通过第六和第四开关经由第二电流线吸收或传送电流的第二传导状态。

79.根据权利要求33-78中任一项所述的转换器电路，其中，多个CML电路都由具有正电源端和负或接地端的同一电源供电。

80.根据权利要求33-79中任一项所述的转换器电路，其中，所述模块的每个CML电路或每个CML电路的恒流源被设计为实际上吸收或传送相同电流。

81.根据权利要求39-80中任一项所述的转换器电路，其中，所述转换器电路具有包含CML电路的模块，且对于每个相应于位k的模块，存在具有第一电流线和第二电流线的2^k个相应CML电路，每个所述第一电流线从同一第一电源线供电。

82.根据权利要求81所述的转换器电路，其中，由第一电流线从所述第一电源线吸收或传送给它的电流代表转换器电路的第一模拟输出信号。

83.根据权利要求69-80中任一项所述的转换器电路，其中，所述转换器电路具有包含组合逻辑运算CML电路的模块，对于每个相应于位k的模块，存在具有第一电流线、第二电流线和第三电流线的2^k个相应的组合逻辑运算电路，其中每个所述第一电流线由同一第一电源线供电，并且每个所述第三电流线由同一第三电源线供电。

84.根据权利要求83所述的转换器电路，其中，由第一电流线从所述第一电源线吸收或传送到它的电流代表转换器电路的第一模拟输出信号，由第三电流线从所述第三电源线吸收或传送给它的电流代表转换器电路的第二模拟输出信号。

85.根据权利要求54-82中任一项所述的转换器电路，其中，所述转换器电路具有包含第二逻辑运算CML电路的模块，且对于每个相应于位m的模块，存在具有第三电流线和第四电流线的2^m个相应的CML电路，每个所述第三电流线由同一第三电源线供电。

86.根据权利要求85所述的转换器电路，其中，由第三电流线从所述第三电源线吸收或传送给它的电流代表转换器电路的第二模拟输出信号。

87.根据权利要求37或41-80中任一项所述的转换器电路，其中，所述转换器电路具有包含CML电路的模块，且对于每个相应于位k的模块，存在具有第一电流线和第二电流线的一个相应CML电路，每个所述第一电流线经由第一电阻器网络或经由第一电容器网络从同一电源供电，所述第一电阻器网络或第一电容器网络具有代表所述转换器电路的第一模拟输出信号的第一电压输出。

88.根据权利要求37或69-80中任一项所述的转换器电路，其中，所述转换器电路具有包含组合逻辑运算CML电路的模块，且对于每个相应于位k的模块，存在具有第一电流线、第二电流线和第三电流线的一个相应的组合逻辑运算电路，每个所述第一电流线经由第一电阻器网络或经由第一电容器网络从同一电源供电，所述第一电阻器网络或第一电容器网络具有代表所述转换器电路的第一模拟输出信号的第一电压输出，并且每个所述第三电流线经由第二电阻器网络或经由第二电容器网络从所述电源供电，该第二电阻器网络或第二电容器网络具有代表所述转换器电路的第二模拟输出信号的第二电压输出。

89.根据权利要求37或54-80中任一项所述的转换器电路，其中，所述转换器电路具有包含第二逻辑运算CML电路的模块，其中，对于每个相应于位m的模块，存在具有第三电流线和第四电流线的一个相应的CML电路，每个所述第三电流线经由第二电阻器网络或经由第二电容器网络从同一电源供电，所述第二电阻器网络或第二电容器网络具有代表所述转换器电路的第二模拟输出信号的第二电压输出。

90.根据权利要求87-89中任一项所述的转换器电路，其中，所述第一电阻器网络形成为具有第一电压输出的第一R-2R网络。

91.根据权利要求88-90中任一项所述的转换器电路，其中，所述第二电阻器网络形成为具有第二电压输出的第二R-2R网络。

92.根据权利要求79-91中任一项所述的转换器电路，其中，所述CML电路的第二电流线由电源的正端供电，或经由连接到电源的正端的电阻器供电。

93.根据权利要求79-92中任一项所述的转换器电路，其中，所述转换器电路具有第二逻辑运算电路，其中，所述第二逻辑运算CML电路的第四电流线由所述电源的正端供电，或经由连接到所述电源正端的电阻器供电。

94.根据权利要求92或93所述的转换器电路，其中，所述CML电路的第二电流线和第四电流线从同一电源线供电。

95.根据权利要求79-94中任一项所述的转换器电路，其中，所述CML电路的恒流源向电源的负端或接地端传送电流。

96.根据权利要求33-95中任一项所述的转换器电路，其中，所述CML电路的开关部件使用N-MOS技术制造。

97.根据权利要求33-91中任一项所述的转换器电路，其中，所述CML电路的开关部件使用P-MOS技术制造。

98.一种根据权利要求6-9中任一项所述的锁相环，其中，所述相位比较器的转换器电路包括分别用于执行所述第一和第二逻辑逐位运算的第一AND运算电路和第二AND运算电路，所述第一和第二AND运算电路从权利要求48-51和权利要求59-67中选择，或从权利要求48-51和59以及权利要求79-82、85-87、89-97中选择，其中，所述第一累加器的输出是第一数字信号，第二累加器的反向输出是第二数字信号，第一累加器的反向输出是第三数字信号，以及第二累加器的输出是第四数字信号。

99.一种根据权利要求6-9中任一项所述的锁相环，其中，所述相位比较器的转换器电路包括用于执行所述第一和第二逻辑逐位运算的组合AND运算电路，所述组合AND运算电路从权利要求73-78中选择，或从权利要求73和权利要求79-84、88、90-92、95-97中选择，其中，所述第一累加器的输出是第一数字信号，第二累加器的反向输出是第二数字信号。

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