CN1661706A - 使用读取定时路径提供写入预补偿的方法及设备 - Google Patents

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Abstract

公开了一种使用读取定时路径提供写入预补偿的方法和设备。本发明产生第一相位时钟信号，其具有第一相位并与读取路径的读取信号同步，产生第二相位时钟信号，其具有与第一时钟信号有预定相位差的第二相位，并使用第一和第二时钟信号使写入数据移位，以获得包括第一期望预补偿的写入数据。

Description

使用读取定时路径提供写入预补偿的方法及设备
本申请涉及以下同属代审查且一同受让的专利申请，因此通过引用将其相应的全文合并于此：
“METHOD AND APPARATUS FOR PROVIDING GENERALIZEDWRITE PRE-COMPENSATION(提供普适写入预补偿的方法及设备)”toMusungu et.al，代理人卷号为No.HSJ920030197US1/HITG.060PA。
技术领域
本发明一般地涉及数据处理，更加特别地涉及用于使用读取定时路径提供写入预补偿的方法及设备。
背景技术
近期开发的诸如磁盘驱动装置(即，硬盘驱动器)的数据存储装置具有增大的存储容量和提高的数据存取速度。利用这些优点，磁盘驱动装置已经广泛地用作计算机系统的辅助存储装置。更加一般而言，与盘片驱动技术的这些改善相关的脉冲通信的发展近期在脉冲通信系统的广阔范围内提供了提高的速度和可靠性。本发明将在磁盘驱动装置的范围作详细介绍，但脉冲通信技术领域的技术人员将易于了解，本发明提供了一种用于多种类型的脉冲通信范围中的数据脉冲检测的改善的方法。
磁盘驱动装置中影响存储容量和存取速度的主要特性为磁头、记录介质、伺服机构、用于读取/写入通道的信号处理技术，等等。其中，采用PRML(部分响应最大似然法)检测的信号处理技术对现代磁盘驱动装置中可见的提高的存储容量和高存取速度起了巨大的贡献。
磁盘驱动装置的一般读取/写入通道电路中的读取通道电路包括用于由该装置的读取/写入头产生的模拟读取信号的初始处理的部件。此处理提供了自动增益控制(AGC)放大、滤波和平衡，以及模数转换。
在磁盘或磁带数据存储装置中，数据通常通过饱和记录而存储在磁介质上，在饱和记录过程中，介质的每一部分沿两个方向中的一个向饱和点磁化。通常将待存储的数据编码，以满足特定的约束，而编码的数据用于调制磁化方向。在称为NRZI的编码表示法中，编码数据的每个“1”位使磁化方向转变，而编码数据的每个“0”位使磁化方向保持不变。时钟信号用于随着记录头沿介质上的轨道移动而写入编码的NRZI位序列，使得在每个时钟报时信号处写入一位。在NRZ中，没有中性或休止状态，如调幅(AM)中的零幅度、相移键控(PSK)中的零相移、或频移键控(FSK)中的中间频率。注意：对于给定的数据信号发送速率，即比特率，NRZ码仅需要曼彻斯特编码所需带宽的一半。在NRZ编码中，1可用于表示磁性单元(magnet)极性改变，而0可用于表示极性不改变。
当读取头在记录数据轨道上经过时，在每个磁化转变处产生电压脉冲。由于相继的磁性转变是沿相反方向的，因此相继的电压脉冲具有相反的极性。可以通过使发生脉冲的每个时钟报时信号的“1”位和不发生脉冲的每个时钟报时信号的“0”位相关联，而根据所得的电压波形重构写入的NRZI数据序列。原始使用者数据随后可从NRZI数据解码。
为恢复已写入或已发送的数据序列，接收器需要与接收的波形同步的时钟信号。在这一同步时钟信号的每个报时信号处，接收器或读取电路通过处理周围波形产生NRZI数据序列中的一位。经常无法或者至少是不期望与数据波形一起存储或发送独立的同步时钟信号。取而代之地，向编码的NRZI数据序列施加约束以确保可以从数据波形本身提取定时信息，并用于“恢复”同步时钟信号。这种系统称作“自计时(self clocking)”。
磁记录中的非线性位移位(NLBS)为由于先前的转变的邻近效应导致的写入转变位置移位。在PRML中，以规定的间隔同步采样读回波形。样本值取决于写入转变的位置。因此，诸如非线性位移位的不期望的移位导致样本值的误差，进而又降低了PRML通道的性能。
写入预补偿为一种沿一方向使写入数据定时移位以帮助预平衡信号的方法。这优化了最终的读回信号；即基于使用关于物理/磁性性质的了解对什么写入信号将产生最清洁的读回信号的预测来调制写入信号，即在磁介质上写入磁性单元前，预测来自该位置前/后的磁性单元的失真效应。随着磁性单元写入在盘片介质上，靠近的磁性单元可以由于不期望的信号定时移位而彼此部分擦除。写入预补偿可以帮助解决此问题。介质磁性单元可能需要基于邻近磁性单元的写入预补偿的大致量。即使磁性单元为两个或三个磁性单元部分(1001)，部分擦除效应可能严重到足以影响读回性能。
然而，用于测量NLBS和调整写入预补偿的已知方法增加了PRML通道的复杂性。目前的高密度记录需求需要写入预补偿更大的灵活性。目前，写入预补偿法依赖于独立的电路，该电路需要额外的设定时间。
由此可见，需要这样的预补偿，其中采用现有电路进行读取信号处理，并最小化设计时间，而使用读取定时路径提供有效写入预补偿。
发明内容
为克服上述现有技术的局限性，并克服通过阅读和理解本说明书而将明晰的其它局限性，本发明公开了一种使用读取定时路径提供写入预补偿的方法和设备。
本发明通过产生具有第一相位并与读取路径的读取信号同步的第一相位时钟信号，产生具有与第一时钟信号有预定相位差的第二相位的第二相位时钟信号，并使用第一和第二时钟信号使写入数据移位，以获得包括第一期望预补偿的写入数据，来解决上述问题。
根据本发明原理的系统包括：第一相位时钟源，用于产生具有第一相位并与读取路径的读取信号同步的第一时钟信号；第二相位时钟源用于产生具有与第一时钟信号有预定相位差的第二相位的第二时钟信号；以及写入预补偿电路，用于使用第一和第二时钟信号使写入数据移位，以获得包括第一期望预补偿的写入数据。
在本发明的另一实施例中，提供了一种磁存储装置。该磁存储装置包括：磁存储介质，用于在其上记录数据；马达，用于移动磁存储介质；磁头，用于在磁存储介质上读取或写入数据；致动器，用于相对于磁存储介质给磁头定位；以及数据通道，用于处理磁存储介质上的编码数据，该数据通道包括：第一相位时钟源，用于产生具有第一相位并与读取路径的读取信号同步的第一时钟信号；第二相位时钟源，用于产生具有与第一时钟信号有预定相位差的第二相位的第二时钟信号；以及写入预补偿电路，用于使用第一和第二时钟信号使写入数据移位，以获得包括第一期望预补偿的写入数据。
在本发明的另一实施例中，提供了一种利用读取信号定时提供写入预补偿的方法。该方法包括：产生具有第一相位并与读取路径的读取信号同步的第一相位时钟信号；产生具有与第一时钟信号有预定相位差的第二相位的第二相位时钟信号；以及使用第一和第二时钟信号使写入数据移位，以获得包括第一期望预补偿的写入数据。
在附于本文中并构成其一部分的权利要求中特别指出了作为本发明特征的这些及各种其它优点及新颖的特征。然而，为了更好地理解本发明、其优点、以及通过对其的使用而获得的目标，可参照构成本发明另一部分的附图并参照相关的说明内容，其中示出并描述了根据本发明的设备的具体示例。
附图说明
现在参照附图，其中相同的附图标记始终表示相应的部件，附图中：
图1示出了根据本发明实施例的存储系统；
图2为根据本发明实施例的磁盘驱动装置的方框图；
图3示出了针对写入数据的写入预补偿；
图4为具有根据本发明实施例的写入预补偿的写入和读取路径的方框图；
图5示出了根据本发明实施例，从时钟相位内插器(interpolator)中产生的某些可能的时钟相位；
图6示出了根据本发明实施例的正预补偿定时；
图7示出了根据本发明实施例，B移位至时钟A左侧，结果得到提供负预补偿的NRZI写入数据；
图8示出了根据本发明实施例的时钟相位；
图9示出了根据本发明实施例，在读取操作后保持的写入预补偿；
图10为根据本发明实施例，用于使用读取信号定时提供扩展的预补偿的电路的方框图；
图11示出了根据本发明实施例，可以如何使用3状态预补偿的示例；以及
图12为根据本发明实施例，用于使用读取定时路径提供写入预补偿的方法的流程图。
具体实施方式
在以下对实施例的介绍中，参照了形成其一部分的附图，且其中通过图示的方式示出了可实施本发明的具体实施例。应理解，由于可以在不脱离本发明范围的情况下进行结构上的改变，因此也可以采用其它实施例。
本发明提供了使用读取定时路径提供写入预补偿的方法及设备。本发明产生了具有第一相位且与读取路径的读取信号同步的第一相位时钟信号，产生了具有与第一时钟信号有预定相位差的第二相位的第二相位时钟信号，并使用第一和第二时钟信号使写入数据移位，以获得包括第一期望预补偿的写入数据。
图1示出了根据本发明实施例的存储系统100。图1中，换能器110受致动器120的控制。致动器120控制换能器110的位置。换能器110在磁介质130上写入和读取数据。读取/写入信号被送往数据通道140。信号处理系统150控制致动器120，并处理数据通道140的信号。另外，介质平移器160由信号处理系统150控制，以使磁介质130相对于换能器110移动。然而，本发明不意欲限于存储系统100的特定类型或用于存储系统100的介质130的类型。
图2为根据本发明实施例的磁盘驱动装置200的方框图。图2中，盘片210被主轴马达234旋转，磁头212位于对应的盘片210的表面处。磁头212安装于从E形部件组(block assembly)214延伸至盘片210的对应伺服臂上。部件组214具有移动部件组214并由此改变磁头212位置的关联旋转音圈致动器230，以从一个或多个盘片210的指定位置上读取数据或向其上写入数据。
前置放大器216预放大了由磁头212拾取的信号，并由此在读取操作期间为读取/写入通道电路218提供放大的信号。在写入操作期间，前置放大器216将编码的写入数据从读取/写入通道电路218传输至磁头212。在读取操作中，读取/写入通道电路218从由前置放大器216提供的读取信号中检测数据脉冲，并将该数据脉冲解码。读取/写入通道电路218将解码的数据脉冲传输至盘片数据控制器(DDC)20。另外，读取/写入通道电路218还将从DDC 220接收的写入数据解码，并将解码的数据提供给前置放大器216。
DDC 220既通过读取/写入通道电路218和前置放大器216将从主计算机(未示出)接收的数据写在盘片210上，还将读取数据从盘片210传输至主计算机。DDC 220还在主计算机和微控制器224之间提供接口。缓冲RAM(随机存取存储器)222临时存储在DDC 220与主计算机、微控制器224、以及读取/写入通道电路218之间传输的数据。微控制器224响应来自主计算机的读取和写入指令而控制轨道搜索和轨道跟踪功能。
ROM(只读存储器)226存储用于微控制器224的控制程序以及各种设置值。伺服驱动器228响应从提供对磁头212的位置控制的微控制器224产生的控制信号而产生用于驱动致动器230的驱动电流。驱动电流施加于致动器230的音圈。致动器230根据从伺服驱动器228提供的驱动电流的方向和大小而相对于盘片210给磁头212定位。根据从微控制器224产生的用于控制盘片210的控制值，主轴马达驱动器232驱动主轴马达234，其使盘片210旋转。
图3示出了根据本发明实施例的针对写入数据的写入预补偿300。写入预补偿为将写入数据定时沿一方向移位以帮助预平衡信号的方法。由于磁性单元写在盘片介质上，靠近的磁性单元可由于不期望的信号定时移位而彼此部分地擦除。写入预补偿可以帮助解决这一问题。正预补偿定义为相对于隔开的磁性单元沿正方向时间移位(time shift)预定磁性单元序列。图3中，示出了正预补偿310和负预补偿320。
例如，对于正预补偿310，四个磁性“1”312至318写在一行中，而后三个“1”314至318向右时间移位一定量。负预补偿320类似，但方向相反。电流水平记录技术显示正预补偿有益，而电流垂直记录技术显示负预补偿有益。可能需要0至+/-30％(精确度为1％至2％)的一个长度(one-length)的磁性单元预补偿量。
图4为具有根据本发明实施例的写入预补偿的写入410和读取450路径的方框图400。使用读取和写入路径电路对NRZI写入数据412进行预补偿。读取路径450包括第一时钟相位内插器452，其接收来自VCO环402的粗相位信号404，并向模数转换器460提供时钟信号454。模数转换器460向读取移位逻辑电路470提供信号462，以将读取相位选择位置信号472提供给第一时钟相位内插器452。在读取操作期间，第一时钟相位内插器452用于跟踪数据信号，以使用A/D转换器460和读取移位逻辑电路470向数据通道系统提供同步时钟和数据。由此，通过第一时钟相位内插器452提供了同步定时。
在写入路径410中，将粗相位信号404提供给第二时钟相位内插器414。写入移位逻辑电路416向第二时钟相位内插器414提供了写入相位选择位置418。第二时钟相位内插器414向第一锁存器422及写入逻辑电路424提供第二时钟420。写入逻辑电路424向第一锁存器422和第二锁存器428提供写入数据426。第二锁存器428由来自读取路径450中示出的第一时钟相位内插器452的时钟信号454控制。通过制作时钟相位内插器452的相同副本，并利用固定的移位差量，可以获得具有精确相位移位的两个时钟，以实现写入预补偿操作。在写入操作期间，第二时钟相位内插器414与第一时钟相位内插器452配合使用，以提供用于写入预补偿的两个时钟420和454。时钟A 454和时钟B 420锁存写入数据426，时钟多路复用器(Mux)430确定选择数据A 432或数据B 426中哪一个馈送给写入驱动器440。此机制的优点在于：精确且无需校准的写入预补偿延迟量；现有读取电路的再利用最小化了设计时间；以及提供或正或负的预补偿量。
时钟相位内插器452、412用于产生具有足够精确度的不同预补偿量。由于磁性单元写在盘片介质上，因此靠近的磁性单元可由于不期望的信号定时移位而彼此部分擦除。可能需要提供0至+/-30％(精确度为1％至2％)的一个长度的磁性单元预补偿量的写入预补偿。
图5示出了根据本发明实施例，从时钟相位内插器中产生的某些可能的时钟相位500。对于读取信号路径，第一时钟相位内插器需要为整个时钟周期产生精确的相位增量。来自环VCO的延迟级可以产生粗相位。4级微分VCO环设计可以产生8个相差45度的不同相位。例如，时钟相位内插器可使用此8个不同的相位产生54个相差5.625度的不同相位。
图6示出了根据本发明实施例的正预补偿定时600。图6中，产生了两个相同的时钟相位内插器，即时钟A 610和时钟B 612。可通过选择时钟相位内插器之间的相位差来选择预补偿量。写入数据620由使用者产生，并且由时钟A 610和时钟B 612锁存，产生数据A 630和数据B 632。为了预补偿磁性单元，数据多路选择640被激活，在此情况下，当数据多路选择640处于高电平时，从时钟多路复用器中选择时钟B 632，使得磁性单元向右移位，由此提供正预补偿，并产生NRZI写入数据650。以类似的方式提供负预补偿。
图7示出了根据本发明实施例的负预补偿定时700。图7示出B移位至时钟A的左面，结果得到提供负预补偿的NRZI写入数据。图7中，产生了两个相同的时钟相位内插器，即时钟A 710和时钟B 712。可通过选择时钟相位内插器之间的相位差来选择预补偿量。写入数据720由使用者产生，并且由时钟A 710和时钟B 712锁存，产生数据A 730和数据B 732。为了预补偿磁性单元，数据多路选择740被激活，在此情况下，当数据多路选择740处于高电平时，在时钟多路复用器中选择时钟B 732，使得磁性单元向左移位，提供负预补偿，并产生NRZI写入数据750。
因为写入预补偿还使用了读取路径中的第一时钟相位内插器，在读取操作期间，读取路径中的第一时钟相位内插器将旋转或改变位置。通常，在读取操作期间步长较小，小于周期的5％。为保持相同的预补偿量，在读取操作期间，第二时钟相位内插器需要跟随第一时钟相位内插器，因为写入操作将迅速地跟在读取操作后，且没有足够的时间重置时钟相位内插器和移动大于10％的较大相位阶跃移动。通常以每步6.25％的小增量在5步中进行30％的时钟相位内插器移动，这将给出31.25％的总移动。
图8示出了根据本发明实施例的时钟相位800。图8中，在读取操作开始前，时钟A处于相位位置0 810，而时钟B处于相位位置16 812。在读取操作后，时钟A将移动至某任意位置并保持。在此示例中，时钟A停止在相位位置24 820，而时钟B停止在相位位置40 822。对于两种情况，相位差都保持在16，以提供+25％的预补偿。
图9示出了根据本发明实施例，在读取操作900后维持的写入预补偿。图9中，磁头定位于正确的轨道，并通常在执行读取操作之后继续进行进一步的读取操作或写入操作。根据本发明实施例，在完成读取或写入之前，第一时钟相位内插器和第二时钟相位内插器设置有差异，以引入(load)预补偿。在图9的这个示例中，时钟B 910设置在时钟A 920后的24相位位置912，用于磁头0 902。对于磁头0 902的所有读取和写入操作维持这一差异。转换至另一磁头可能需要新的预补偿量，因此接着，在选择磁头1 950后，可以在接下来的读取或写入操作前再次进行引入的预补偿952。关键在于维持时钟A相位与时钟B相位之间正确的相位差，而不管盘片驱动操作如何。
本发明的替代实施例还可以构造为提供额外的预补偿状态。图10为根据本发明实施例，用于使用读取信号定时提供扩展的预补偿的电路的方框图1000。如图10所示，不再仅具有两个可从时钟A 1054和时钟B 1020得到的预补偿状态，可增加额外的时钟C 1080，如图10所示。因此，提供第三时钟相位内插器1082和第三锁存器1084。图10中，第三时钟相位内插器1082向写入逻辑电路1016提供时钟信号。随后，时钟C 1080可用于额外的预补偿状态。
图11示出了根据本发明实施例，可以如何使用3状态预补偿的示例1100。如图11所示，时钟A 1110提供0％的写入预补偿1112，时钟B 1120提供11％的写入预补偿1122，而时钟C 1130提供25％的写入预补偿1132。
图12为根据本发明实施例，用于使用读取定时路径提供写入预补偿的的方法的流程图。图12中，产生具有第一相位并与读取路径1210的读取信号同步的第一相位时钟信号。产生第二相位时钟信号，其具有与第一时钟信号1220有预定相位差的第二相位。第一和第二时钟信号用于使写入数据移位，以获得包括第一期望预补偿1230的写入数据。
参照图1至12示出的处理可以在计算机可读介质或载体中有形地具体化，计算机可读介质或载体有例如，一个或多个图1示出的固定和/或活动数据存储装置，或其他数据存储或数据通信装置。计算机程序190可以载入存储器170中，配置处理器172，以执行计算机程序190。计算机程序190包括指令，当该指令在由图1的处理器172读取和执行时使该装置进行执行本发明实施例的步骤或元素必需的步骤。
为说明和描述的目的，提出了本发明的示范实施例的上述说明。其不期望是穷尽的或将本发明限制在所公开的具体形式。根据上面的讲述内容可以获得多种调整或改动。本发明的范围不应限制于此详细描述，而应由所附权利要求限定。

Claims (30)

1.一种利用读取信号定时提供写入预补偿的电路，包括：
第一相位时钟源，用于产生具有第一相位并与读取路径的读取信号同步的第一时钟信号；
第二相位时钟源，用于产生具有与第一时钟信号有预定相位差的第二相位的第二时钟信号；以及
写入预补偿电路，用于使用第一和第二时钟信号使写入数据移位，以获得包括第一期望预补偿的写入数据。
2.如权利要求1所述的电路，其中第二相位时钟源响应写入相位选择位置信号和来自读取路径的读取相位选择位置信号产生第二时钟信号。
3.如权利要求2所述的电路，其中写入预补偿电路还包括：
写入逻辑电路，用于接收写入数据；
第一和第二锁存器，与写入逻辑电路连接，该第一和第二锁存器接收来自写入逻辑电路的写入数据，使用第一时钟信号提供第一数据信号，并使用第二时钟信号提供第二数据信号；以及
数据选择器，与写入逻辑电路连接，用于接收来自写入逻辑电路的数据选择信号，并基于数据选择信号的状态输出第一或第二数据信号。
4.如权利要求1所述的电路，其中写入预补偿电路还包括：
写入逻辑电路，用于接收写入数据；
第一和第二锁存器，与写入逻辑电路连接，第一和第二锁存器接收来自写入逻辑电路的写入数据，使用第一时钟信号提供第一数据信号，并使用第二时钟信号提供第二数据信号；以及
数据选择器，与写入逻辑电路连接，用于接收来自写入逻辑电路的数据选择信号，并基于数据选择信号的状态输出第一或第二数据信号。
5.如权利要求1所述的电路，还包括粗相位时钟源，其中第一和第二相位时钟源为第一和第二精细相位时钟源，该第一和第二精细相位时钟源基于来自粗相位时钟源的粗相位信号产生第一和第二时钟信号。
6.如权利要求1所述的电路，其中在读取操作期间，第二相位时钟源跟随第一时钟相位源的相位。
7.如权利要求6所述的电路，其中维持第二相位时钟源与第一相位时钟源之间的相位差。
8.如权利要求1所述的电路，其中维持第二相位时钟源与第一相位时钟源之间的相位差。
9.如权利要求1所述的电路，其中改变第一和第二相位，以提供包括第二期望预补偿的写入数据。
10.如权利要求1所述的电路，还包括至少一个额外的相位时钟源，该至少一个额外的相位时钟源提供至少一个额外的预补偿状态。
11.一种磁存储装置，包括：
磁存储介质，用于在其上记录数据；
马达，用于移动磁存储介质；
磁头，用于在磁存储介质上读取或写入数据；
致动器，用于相对于磁存储介质给磁头定位；以及
数据通道，用于处理磁存储介质上的编码信号，该数据通道包括：第一相位时钟源，用于产生具有第一相位并与读取路径的读取信号同步的第一时钟信号；第二相位时钟源，用于产生具有与第一时钟信号有预定相位差的第二相位的第二时钟信号；以及写入预补偿电路，用于使用第一和第二时钟信号使写入数据移位，以获得包括第一期望预补偿的写入数据。
12.如权利要求11所述的磁存储介质，其中第二相位时钟源响应写入相位选择位置信号和来自读取路径的读取相位选择位置信号产生第二时钟信号。
13.如权利要求12所述的磁存储介质，其中写入预补偿电路还包括：
写入逻辑电路，用于接收写入数据；
第一和第二锁存器，与写入逻辑电路连接，该第一和第二锁存器接收来自写入逻辑电路的写入数据，使用第一时钟信号提供第一数据信号，并使用第二时钟信号提供第二数据信号；以及
数据选择器，与写入逻辑电路连接，用于接收来自写入逻辑电路的数据选择信号，并基于数据选择信号的状态输出第一或第二数据信号。
14.如权利要求11所述的磁存储介质，其中写入预补偿电路还包括：
写入逻辑电路，用于接收写入数据；
第一和第二锁存器，与写入逻辑电路连接，该第一和第二锁存器接收来自写入逻辑电路的写入数据，使用第一时钟信号提供第一数据信号，并使用第二时钟信号提供第二数据信号；以及
数据选择器，与写入逻辑电路连接，用于接收来自写入逻辑电路的数据选择信号，并基于数据选择信号的状态输出第一或第二数据信号。
15.如权利要求11所述的磁存储介质，还包括粗相位时钟源，其中第一和第二相位时钟源为第一和第二精细相位时钟源，该第一和第二精细相位时钟源基于来自粗相位时钟源的粗相位信号产生第一和第二时钟信号。
16.如权利要求11所述的磁存储介质，其中在读取操作期间，第二相位时钟源跟随第一时钟相位源的相位。
17.如权利要求16所述的磁存储介质，其中维持第二相位时钟源与第一相位时钟源之间的相位差。
18.如权利要求11所述的磁存储介质，其中维持第二相位时钟源与第一相位时钟源之间的相位差。
19.如权利要求11所述的磁存储介质，其中改变第一和第二相位，以提供包括第二期望预补偿的写入数据。
20.如权利要求11所述的磁存储介质，还包括至少一个额外的相位时钟源，该至少一个额外的相位时钟源提供至少一个额外的预补偿状态。
21.一种利用读取信号定时提供写入预补偿的方法，包括：
产生具有第一相位并与读取路径的读取信号同步的第一相位时钟信号；
产生具有与第一时钟信号有预定相位差的第二相位的第二相位时钟信号；以及
使用第一和第二时钟信号使写入数据移位，以获得包括第一期望预补偿的写入数据。
22.如权利要求21所述的方法，其中产生第二时钟信号的步骤基于写入相位选择位置信号和来自读取路径的读取相位选择位置信号。
23.如权利要求22所述的方法，其中使用第一和第二时钟信号使写入数据移位，以获得包括第一期望预补偿的写入数据的步骤还包括：
接收写入数据；
将写入数据提供给第一锁存器和第二锁存器；
使用第一时钟信号锁存第一锁存器以提供第一数据信号；
使用第二时钟信号锁存第二锁存器以提供第二数据信号；以及
基于接收到的数据选择信号的状态输出第一或第二数据信号。
24.如权利要求21所述的方法，其中写入预补偿电路还包括：
接收写入数据；
将写入数据提供给第一锁存器和第二锁存器；
使用第一时钟信号锁存第一锁存器以提供第一数据信号；
使用第二时钟信号锁存第二锁存器以提供第二数据信号；以及
基于接收到的数据选择信号的状态输出第一或第二数据信号。
25.如权利要求21所述的方法，其中产生第一相位时钟信号和产生第二相位时钟信号的步骤还包括：
产生粗相位时钟信号；以及
基于粗相位时钟信号产生第一和第二相位时钟信号。
26.如权利要求21所述的方法，其中产生第一相位时钟信号和产生第二相位时钟信号的步骤还包括：在读取操作期间，产生其相位跟随第一时钟相位信号的相位的第二相位时钟信号。
27.如权利要求26所述的方法，其中产生第一相位时钟信号和产生第二相位时钟信号的步骤还包括：维持第二相位时钟信号与第一相位时钟信号之间的相位差。
28.如权利要求21所述的方法，其中产生第一相位时钟信号和产生第二相位时钟信号的步骤还包括：维持第二相位时钟信号与第一相位时钟信号之间的相位差。
29.如权利要求21所述的方法，其中产生第一相位时钟信号和产生第二相位时钟信号的步骤还包括：改变第一和第二相位时钟信号的相位，以提供包括第二期望预补偿的写入数据。
30.如权利要求21所述的方法，还包括产生至少一个额外的相位时钟信号，以提供至少一个额外的预补偿状态。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112201194A (zh) * 2020-10-21 2021-01-08 Tcl华星光电技术有限公司 显示面板及显示装置

Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4324316B2 (ja) * 2000-10-23 2009-09-02 株式会社日立グローバルストレージテクノロジーズ 垂直磁気記録再生装置
US7583459B1 (en) 2004-11-18 2009-09-01 Marvell International Ltd. Method and apparatus for write precompensation in a magnetic recording system
US7126773B1 (en) * 2005-03-30 2006-10-24 Hitachi Global Storage Technologies Netherlands, B.V. Write precompensation method for perpendicular magnetic recording
US20080186618A1 (en) * 2007-02-05 2008-08-07 Broadcom Corporation, A California Corporation Architecture for write pre-compensation
EP2198427A4 (en) 2007-12-21 2013-11-06 Lsi Corp SYSTEMS AND METHODS FOR ADAPTIVE EQUALIZATION IN RECORDING CHANNELS
US7924523B2 (en) * 2007-12-21 2011-04-12 Lsi Corporation Frequency domain approach for efficient computation of fixed-point equalization targets
US7859780B2 (en) * 2008-08-27 2010-12-28 Agere Systems Inc. Systems and methods for on-the-fly write pre-compensation estimation
US7924518B2 (en) * 2008-08-27 2011-04-12 Lsi Corporation Systems and methods for adaptive write pre-compensation
US9281908B2 (en) * 2008-10-08 2016-03-08 Avago Technologies General Ip (Singapore) Pte. Ltd. Systems and methods for memory efficient signal and noise estimation
US7948702B2 (en) * 2008-12-18 2011-05-24 Lsi Corporation Systems and methods for controlling data equalization
US7965467B2 (en) * 2008-12-18 2011-06-21 Lsi Corporation Systems and methods for generating equalization data
US7929240B2 (en) * 2008-12-18 2011-04-19 Lsi Corporation Systems and methods for adaptive MRA compensation
US8154815B2 (en) * 2008-12-18 2012-04-10 Lsi Corporation Systems and methods for generating equalization data using shift register architecture
US7974030B2 (en) 2008-12-23 2011-07-05 Lsi Corporation Systems and methods for dibit correction
US7948699B2 (en) * 2009-01-02 2011-05-24 Lsi Corporation Systems and methods for equalizer optimization in a storage access retry
US7957251B2 (en) 2009-02-16 2011-06-07 Agere Systems Inc. Systems and methods for reduced latency loop recovery
US7969337B2 (en) * 2009-07-27 2011-06-28 Lsi Corporation Systems and methods for two tier sampling correction in a data processing circuit
US8139305B2 (en) * 2009-09-14 2012-03-20 Lsi Corporation Systems and methods for timing and gain acquisition
US8854752B2 (en) 2011-05-03 2014-10-07 Lsi Corporation Systems and methods for track width determination
US8762440B2 (en) 2011-07-11 2014-06-24 Lsi Corporation Systems and methods for area efficient noise predictive filter calibration
US9112538B2 (en) 2013-03-13 2015-08-18 Avago Technologies General Ip (Singapore) Pte. Ltd. Systems and methods for loop feedback
US8848776B1 (en) 2013-03-25 2014-09-30 Lsi Corporation Systems and methods for multi-dimensional signal equalization
US8929010B1 (en) 2013-08-21 2015-01-06 Lsi Corporation Systems and methods for loop pulse estimation

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6352307A (ja) * 1986-08-20 1988-03-05 Toshiba Corp 磁気デイスク装置
US5359631A (en) * 1992-09-30 1994-10-25 Cirrus Logic, Inc. Timing recovery circuit for synchronous waveform sampling
JPH08107352A (ja) * 1994-10-04 1996-04-23 Hitachi Ltd 位相同期システム
US5872665A (en) * 1995-07-28 1999-02-16 Hewlett-Packard Company Programmable write equalization for magnetic data recording
US5734680A (en) * 1995-08-09 1998-03-31 Hewlett-Packard Co. Analog implementation of a partial response maximum likelihood (PRML) read channel
TW369648B (en) * 1996-09-02 1999-09-11 Koninkl Philips Electronics Nv Device for write compensation in magnetic media recording
US20020015247A1 (en) * 1997-07-02 2002-02-07 David S. Rosky High resolution wide range write precompensation
US5986830A (en) * 1997-07-30 1999-11-16 Cirrus Logic, Inc. Read/write channel write precompensation system and method using one or more delay clocks
JPH11250407A (ja) * 1998-02-27 1999-09-17 Hewlett Packard Japan Ltd Ｎｌｔｓ補正回路
US6337778B1 (en) * 1999-05-25 2002-01-08 Western Digital Technologies, Inc. Disk drive employing vector addition of primary phase write clock signals for generating secondary phase write clock signal
US6369661B1 (en) * 2000-11-20 2002-04-09 Cirrus Logic, Inc. Phase interpolation circuits and methods and systems using the same
US6426662B1 (en) * 2001-11-12 2002-07-30 Pericom Semiconductor Corp. Twisted-ring oscillator and delay line generating multiple phases using differential dividers and comparators to match delays

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112201194A (zh) * 2020-10-21 2021-01-08 Tcl华星光电技术有限公司 显示面板及显示装置

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Publication number Publication date
US7123429B2 (en) 2006-10-17
US20050200996A1 (en) 2005-09-15
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US20050190474A1 (en) 2005-09-01
US7123430B2 (en) 2006-10-17
JP2005243225A (ja) 2005-09-08

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