CN1650515A - 具有增强共模输入范围的运算放大器 - Google Patents

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Abstract

本发明涉及一种运算放大器，包括具有在其栅极输入差分输入信号的第一差分晶体管对的第一级、与所述第一差分晶体管对的源极相连的第一尾电流源晶体管，以及与所述第一差分晶体管对的漏极串联的负载晶体管对。输入级包括在其栅极与所述第一差分晶体管对的漏极相连的第二差分晶体管对，以及与所述差分晶体管对的源极相连的第二尾电流源晶体管。输出级输出与所述差分输入信号对应的信号。

Description

具有增强共模输入范围的运算放大器
技术领域
本发明涉及运算放大器，更具体的说，涉及具有增强共模输入范围的运算放大器。
背景技术
1970年以来标准NTSC彩色视频系统已经非常普及并在今天持续得到广泛的应用。基带NTSC视频信号具有大约1.3伏峰对峰值(Vpp)并且自从该技术出现以来基本上没有变化。早期的视频系统具有相对高的电源电压，其正负电源电压的差值通常是30伏。使用30V电压的模拟电路处理1.3Vpp的信号意味着空间问题几乎不是问题。空间问题出现在当输入电压太靠近电路电源电压以致电路不能正常工作时。给定特定电源电压，共模输入范围(common-modeinput range，CMIR)定义为使电路能够正确工作的输入电压的范围。
将多个电路(模拟和数字)集成到单IC上的需要意味着使用具有很小几何形状的CMOS技术。当晶体管的大小收缩时，使用相同数量的硅面积可以集成更多的电路。然而，当晶体管大小收缩时，使装置安全工作的最大电压也收缩。当电源电压接近信号振幅时，电路设计的挑战性戏剧性地增加。所需的CMIR包括大量的有效电源电压。通常并不希望NTSC信号衰减，因为NTSC信号是单端的，并且此衰减会导致严重的噪音问题。
许多运算放大器使用轨对轨电路技术，该技术使CMIR能够包含全部电源电压。这些布局技术经常采用两个输入级，一个用于靠近每个电源电压工作。一个输入级使用PMOS差分对，另一个使用NMOS差分对。由于这两个输入对的跨导不相匹配，并且不在过程变化上追踪彼此，整个放大器线性度降低，并且很难达到高性能。
另一种由于其高CMIR而经常被挑选的运算放大器布局技术是折叠共源共栅布局(folded-cascode topology)技术(参见“Analysis and Design of AnalogIntegrated Circuits(模拟集成电路分析和设计)”，Grey，Hurst，Lewis & Meyer，John Wiley and Sons，第四版，2001年，第446-450页)。定义MOS门限电压为Vt，定义过激电压(overdrive voltage)VGT＝VGS-Vt，在Gray等人的图6.28中，最大输入共模电压VCMI(max)＝VDD-Vt5-VGT5-VGT1(假设在Grey等的图6.28中匹配的晶体管对为M1-M2，M11-M12，M1A-M2A，其中数字标注为晶体管编号)。同样无论晶体管是NMOS管还是PMOS管，都假设Vt和VGT为正值。大于VCMI(max)的电压会导致M5脱离饱和度并且M5的电流将降低。折叠共源共栅电路经常使VCMI达到负电源(通常在低电源电压电路中接地)而不产生任何问题。然而，在整体增益缓冲结构中，反转运算放大器的输入与输出相连，其成为限制电压浮动的输出。
虽然折叠共源共栅运算放大器的线性度比典型的轨对轨设计方法更好，它仍然存在线性度的问题，这是由于Gray等人的图6.28中M5有限的输出阻抗。当共模输入电压VCMI变化时，尾电流VD5也改变，这将反过来改变级增益。级增益变化是输入级跨导gm与输出电阻R0乘积的函数。当尾电流增加时增益降低。为了克服此问题，尾电流源是共源共栅的，但是这将进一步将VCMI(max)降低额外的VGT。
发明内容
因此，本发明涉及一种具有增强共模输入范围的运算放大器，其显著克服了相关技术的一个或多个缺点。
本发明提供了一个包括带第一差分晶体管对的第一级(其在它们的栅极上接收差分输入信号)、连接到第一差分晶体管对的源极的第一尾电流源晶体管、以及与第一差分晶体管对的漏极串联的负载晶体管对。输入级包括第二差分晶体管对(其栅极连接到所述第一差分晶体管对的各自漏极)，以及连接到差分晶体管对源极的第二尾电流晶体管。输出级输出对应于差分输入信号的信号。
另一实施例提供包括第一级的运算放大器，该第一级输入差分输入信号。输入级包括连接到第一级的第二差分晶体管对，以及连接到差分晶体管对源极的尾电流晶体管。输出级输出对应于差分输入信号的信号。第一级扩展所述输入级的共模输入范围。
本发明附加的特性和优点将在以下内容中阐述，其中的部分将脱离相应描述或者通过本发明的实践被获知。通过结构，尤其是在文字描述、权利要求和附图中所指出的内容，将认识并获得本发明的优点。
可以理解的是，前面的一般性描述以及以下详细描述是示范性和说明性的，用于提供对本发明的权利要求作进一步的解释。
附图说明
包含于此以提供对于本发明的进一步了解并组成本说明书的一部分的相关附图，示出了本发明的相关实施例并和具体实施方式部分一起用于解释本发明的原理。在以下附图中：
图1示出了本发明的一个实施例的三级运算放大器；
图2示出了本发明的一个实施例的被可压迫尾电流源所偏置的运算放大器输入级；
图3示出图1和图2的闭环运算放大器的更高级的示意图；
图4示出使用本发明对共模输入范围改进的示意图。
具体实施方式
以下将结合相应的附图详细描述本发明的较佳实施例。
图1示出本发明一个实施例的三级放大器。如图1所示，所述放大器包括传统的两级放大器102和附加级101(gm-gm级)。图1中这些级称为传统放大器102和“第一级”101。
所述放大器102是习知技术，其包括两个差分对晶体管M4和M5、NMOS晶体管对M8和M9、尾电流晶体管M13、输出信号Vout的输出级M12、M11和M10。晶体管M4、M5、M13、M12、M11和M10是PMOS晶体管，晶体管M8和M9是NMOS晶体管。晶体管M8和M9的源极接地。晶体管M9的漏极连接到晶体管M10的栅极，并通过电容CO(2.4pF)和电阻R1(140Ω)连接到输出Vout。晶体管M4、M5、M8和M9共同表示输入极102A的一个实例，晶体管M10、M11和M12是输出级102B的实例。换句话说，放大器102是传统的两级运算放大器。
在一个实施例中，偏置电压VB2、VB3、VB3C一般为1.2至1.4伏。电源电压VDD一般为2.5伏，但经常会发生10％至15％的变化，因此额定2.5V的电路必定会降到2.2V工作。
传统放大器的级增益随着输出电压变化，常常会导致失真和非线性。在实际视频应用中，需要有至少10比特的线性度，即：所述电路应和1/210(对应于60dB的线性度(1比特＝6dB))成正比。更多时候需要达到至少70dB的线性度(对应于11-12比特)。有时候需要使用.平滑CMOS技术，获得低功率、低面积、低噪音、高线性度和高摆动的电路。差分对晶体管M4和M5不能单独实现此电路。
把低增益、高带宽的输入级加到放大器102将牺牲它的部分闭环带宽。但其可简化并改进所述运算放大器的一些方面。
如图1进一步示出的第一级101包括输入差分晶体管对M0和M1，它们的漏极分别与负载晶体管M2和M3相连。晶体管M2和M3的漏极和栅极接地。晶体管M2和M3的基片与它们的源极相连。
尾电流晶体管M14的漏极与晶体管M0和M1的源极相连(在节点尾部1)，并且其源极与电源电压VDD相连。晶体管M14的栅极电压为VB1(直流偏置电压)，VIP驱动晶体管M0的一个栅极，并且VIN驱动晶体管M1的一个栅极。在闭环工作状态下(如图3所示)，VIN和VOUT彼此相连(图1未示出)。VIN和VIP对应于运算放大器的“-”和“+”输入(见图3)。
M0和M1的漏极也分别与M4和M5的栅极相连。
当第一级101的增益是晶体管M0跨导和晶体管M1跨导的比值GM0/GM1，此增益在处理温度和偏置变化的情况下保持恒定，这是因为所有的晶体管都是PMOS装置。所述第一级101承担了VCMI中的所有变化，从而简化了放大器102的设计并使其能够在高增益和低噪音方面被优化。在典型的应用中，图1中运算放大器的闭环增益大约为1，即第一级101作为缓冲级。如果第一级101的开环增益为1.7，输入的噪声降低1.72，即建议使用的附加级导致噪音方面的优势。
节点ggn和ggp处的平均电压并不变化，即尽管输入电压VIN和VIP发生摆动，所述平均电压为固定值。第一级101抑制加载在VIP和VIN上的共模电压。这样，第一级101吸收了宽的输入摆动。当M0和M1栅极上的输入电压朝负电源摆动时，输入到放大器102的共模输入电压保持固定，这是因为第一级101吸收了共模输入电压的变化。
需要注意的是，尾电流源晶体管M14可以被理想的电流源代替。
在图1所示电路中，晶体管M14、M0、M1、M2和M3都是PMOS晶体管。如果所有晶体管的极性反转(即图1中所有NMOS晶体管被PMOS晶体管代替，并且所有PMOS晶体管被NMOS晶体管代替)，所述电路将以相同的方式工作。然而，很重要的一点是M0和M1具有相同的极性(即NMOS或PMOS)，并且M2和M3具有相同的极性。如果对于制造过程参数的控制为：门限电压、跨导和人体效应(即基板源电压或基片源电压)与工作温度范围完美匹配(换句话说，晶体管M0-M3的小信号模型参数充分等同)，那么差分晶体管对M0和M1，以及负载晶体管对M2和M3不必具有相同的极性。然而，当所述四个晶体管M0-M3的小信号模型参数不是完美匹配时，晶体管M0-M3必须具有相同的极性(全为PMOS或全为NMOS)。
如图1所示，所述电路的VCMI(max)类似于折叠共源共栅，虽然它不需要共源共栅尾电流源，该电流源用于改进会导致低功率的线性度。在这里VCMI(min)＝Vt2+VGT2-Vt0(其中数字标注为晶体管编号)，假设Vt和VGT2相等。然而，当基板源电压(VBS)增加时，MOS晶体管的基板电压效应增加Vt。这体现在本布局技术的一些优点中。将基板(基片)与所述负载晶体管M2、M3的源极连接意味着VBS＝0，而负载晶体管M2、M3的Vt不会增大。将所述输入差分晶体管对M0、M1与正电源VDD意味着当VCMI降低时，Vt0增加并且VCMI(min)降低，有效CMIR增加。
由于负载晶体管M2和M3为基片—源极连接，因此所述放大器电路获得100毫伏的额外摆动电压。
图2示出对图1放大器的改进，包括附加的电流源103(出于清楚描述的考虑，放大器102未予示出)。当VIP和VIN朝VDD尾部摆动时，晶体管M14脱离饱和区，并且其电流降低。这会导致带宽降低，并且对于第二阶增益和第一输入级102而言，都将导致非线性。相应地，需要使M14进入线性模式，但仍然提供相同的漏极电流输入到差分晶体管对M0、M1。换句话说，需要“挤压”晶体管M14的漏极-源极电压，即，使其在饱和区外面工作，但仍然提供和以上相同的电流。
如图2所示，电流源103包括PMOS晶体管M15、M16、M17A、M17B、M18和M57。VIN和VIP分别驱动晶体管M17A和M17B的栅极。晶体管M15的源极与源电压VDD连接，VB2驱动晶体管M15的栅极，并且晶体管M15的漏极与晶体管M16和M14的栅极相连。晶体管M15的漏极也和晶体管M18的源极相连。晶体管M18的漏极接地。晶体管M17A和M17B形成差分对，并且驱动NMOS晶体管M19，并且该晶体管M19的尾电流源是晶体管M16(在节点尾部1b)。晶体管M17A和M17B的漏极也和晶体管M18的栅极相连。晶体管M57的栅极连接到VB1，VB2驱动晶体管M15的栅极。
晶体管M16和M14形成带电流镜像，从而流入M16的电流也流入M14。如果晶体管M14的漏极-源极电压VDS明显和晶体管M16的VDS不同，和/或小于VGT，那么在这两个晶体管中的电流不再是完全匹配。因此，两个晶体管M17A和M17B用于矫正位置。当输入电压VIN、VIP增加并且开始接近VDD，并且晶体管M14的VDS降低时，晶体管M16的VDS也降低。当输入电压VIN、VIP增加并且开始接近VDD时，在高输入电压下，与没有电流源103的情况相比，晶体管M16和M14中的电流保持相等。
晶体管M15为晶体管M18提供偏置电流，在存在电流流动的情况下，该晶体管M15也可用理想电流源或电阻代替。
需要注意的是在饱和区，晶体管M14需要有处于漏极和源极区之间的电压VGT(事实上比VGT稍大)。在图2的电路中，晶体管M14仍然作为电流源工作，但是它的漏极—源极电压VDS小于VGT。出现这种情况是因为电流源103的输入晶体管M16和M14有相同的VDS。所述M17A和M17B的源极电压和所述输入装置的源极电压相似，从而相等地匹配VDS14和VDS16。如果这些装置的VDS和VGS匹配，那么漏极电流也会相等。
如果图1中的晶体管M14只是一个简单的尾电流源，VCMI(max)和折叠共源共栅布局技术类似。如图2所示，晶体管M14、M16和M18组成缓冲器单电流镜像，其中晶体管M15为晶体管M18提供偏置。使电流源晶体管M16变为可挤压的装置是两个晶体管M17A和M17B，每一个晶体管的栅极与第一级101的每个输入相连。当VCMI增加并且输入差分对M0、M1开始挤压M14并将其推入工作的线性区时，晶体管M17A和M17B同时挤压晶体管M16，也将其推入工作的线性区。由于流出晶体管M19的电流并不变化，晶体管M16、M17A和M17B的漏极电流也不变化，从而在线性区晶体管M16的栅极电压(标记为VB1)为所需漏极电流而调整到线性区域内的合适的值。由于VB1也驱动晶体管M14的栅极，所以当晶体管M14离开饱和区时，晶体管M14的漏极电流基本上不受影响，而不象折叠共源共栅布局中的单电流源那样。在没有挤压尾部的情况下，VCMI(max)＝VDD-Vt0-VGT0-VGT14。在有挤压尾部的情况下，没有VGT14这一项，而VCMI(max)增加。
需要注意的是电流源103连接到放大器102中M13的栅极，而不是第一级101中晶体管M14的栅极。即使没有第一级101，用于“挤压”晶体管M13的附加电流源103也是有益的。(需要注意的是，图1和2也示出根据本发明的一种示范性实现方式，不同晶体管的长度和宽度范围)。
图4通过以图形方式示出归一化最坏情况输入级增益在所有最坏情况过程和温度条件下(VDD＝2.5V)本发明的优点。
现在还没有普遍接受的对能够获得高线性度的运算放大器共模输入范围(CMIR)的定义。一般的定义是所述放大器能够获得的最小和最大DC电压。然而，在达到这些电压之前信号可能失真。在一些CMIR上，如果放大器范围的增益在感兴趣的信号频率上保持恒定，如果所述信号振幅处于CMIR范围内，则该级不会影响放大器的总失真。图4示出当共模输入电压VCMI从0伏到2伏扫描时最坏情况归一化输入级增益。所述数据减去归一化增益(指对于每条曲线在VCMI＝1V时的增益)，从而所有的曲线通过一个公共点，并且可以比较作为VCMI函数的增益的变化。“最坏情况”在这里是指所有NMOS(高和低)晶体管和PMOS(高和低)晶体管的结合，模拟偏置电流(±20％)和工作温度(0℃和125℃)，并且对于增加和减少的VCMI而言，图4所示的曲线的增益从VCMI＝1V开始非常快速的变化1dB。每个增益在AC小信号模拟中确定，并且以最大为6MHz的NTSC信号频率测量。
图示的四条曲线代表四个不同的放大器电路：
(1)无gm-gm级101，放大器102包括PMOS差分晶体管对M4-M5、NMOS晶体管M8-M9和电流源M13(换句话说，仅传统的放大器102)。
(2)加入带差分晶体管对M1-M2，二极管M3-M4和恒定尾电流源M14的输入级PMOS gm-gm级101。在此情况下，M14的栅极连接到恒定电压参考信号，所述二极管的基板电路(body connection)连接到正电源。
(3)与对应于段落(2)的电路相比，在电路中加入了包括晶体管M15-M19、M57的挤压电流源103。
(4)与对应于段落(3)的电路相比，所述二极管M3-M4的基板(基片)连接到它们各自的源极，
伴随着每个连续电路的变化，使所述增益保持恒定的所述CMIR增加。这增加了VCMI的范围，从而信号会以很少的失真通过。
这样，本发明提供了一种具有第一级的运算放大器，其输入差分输入信号并且吸收了差分输入信号中的共模变化，并且输出第一差分信号。所述输入级包括从所述第一级接收所述第一差分信号的差分晶体管对。输出级连接到输入级并输出对应于第一差分信号的放大后的信号。
以下列出本发明一个实施例的示范尺寸：
M0特性：w(宽度)＝10μm，l(长度)＝0.24μm，m(阶)＝12
M1特性：w(宽度)＝10μm，l(长度)＝0.24μm，m(阶)＝48
M2特性：w(宽度)＝10μm，l(长度)＝0.24μm，m(阶)＝12
M3特性：w(宽度)＝10μm，l(长度)＝0.24μm，m(阶)＝12
M4特性：w(宽度)＝10μm，l(长度)＝0.24μm，m(阶)＝12
M5特性：w(宽度)＝10μm，l(长度)＝0.24μm，m(阶)＝12
M8特性：w(宽度)＝10μm，l(长度)＝0.4μm，m(阶)＝32
M9特性：w(宽度)＝10μm，l(长度)＝0.4μm，m(阶)＝32
M10特性：w(宽度)＝10μm，l(长度)＝0.24μm，m(阶)＝16
M11特性：w(宽度)＝10μm，l(长度)＝0.24μm，m(阶)＝80
M12特性：w(宽度)＝10μm，l(长度)＝0.48μm，m(阶)＝80
M13特性：w(宽度)＝10μm，l(长度)＝0.5μm，m(阶)＝60
M14特性：w(宽度)＝10μm，l(长度)＝0.24μm，m(阶)＝64
M15特性：w(宽度)＝10μm，l(长度)＝0.6μm，m(阶)＝10
M16特性：w(宽度)＝10μm，l(长度)＝0.24μm，m(阶)＝15
M17A特性：w(宽度)＝10μm，l(长度)＝0.24μm，m(阶)＝12
M17B特性：w(宽度)＝10μm，l(长度)＝0.24μm，m(阶)＝12
M18特性：w(宽度)＝10μm，l(长度)＝0.24μm，m(阶)＝20
M19特性：w(宽度)＝10μm，l(长度)＝1μm，m(阶)＝16
M57特性：w(宽度)＝10μm，l(长度)＝2μm，m(阶)＝33
熟知本领域的技术人员可理解的是，可在不脱离权利要求中界定的本发明的精神和保护范围的情况下做出不同的改变。因此，本发明的宽度和保护范围不应局限于任何上述示范性实施例，而仅应根据以下权利要求所定义。

Claims (24)

1.一种运算放大器，其特征在于，包括：
第一级，包括：
在其栅极接收差分输入信号的第一差分晶体管对，
和所述第一差分晶体管对的源极相连的第一尾电流源晶体管，
以及与所述第一差分晶体管对的漏极串联的负载晶体管对；
第二级，包括：
第二差分晶体管对，其栅极和所述第一差分晶体管对的各自的漏极相连，
第二尾电流晶体管，其与所述第二差分晶体管对的源极相连；还包括：
输出与差分输入信号对应的信号的输出级，
其中所述负载晶体管对的基片和它们各自的源极相连，以及
其中所述第一级扩展所述运算放大器的共模输入范围。
2.如权利要求1所述的运算放大器，其特征在于：所述第一差分对的晶体管具有相同的极性。
3.如权利要求1所述的运算放大器，其特征在于：所述负载晶体管对中的晶体管具有相同的极性。
4.如权利要求1所述的运算放大器，其特征在于：所述第一差分对的晶体管和所述负载晶体管对的晶体管具有相同的极性。
5.如权利要求1所述的运算放大器，其特征在于：所述第一差分对的晶体管的小信号模型跨导和所述负载晶体管对的晶体管的小信号模型跨导相对于彼此充分固定。
6.如权利要求1所述的运算放大器，其特征在于：所述第一差分对的晶体管是PMOS晶体管。
7.如权利要求1所述的运算放大器，其特征在于：所述负载晶体管对的晶体管是PMOS晶体管。
8.如权利要求1所述的运算放大器，其特征在于：进一步包括一个与所述第一尾电流源晶体管相连的电流源，所述第一尾电流源晶体管允许所述第一尾电流源晶体管的挤压。
9.如权利要求8所述的运算放大器，其特征在于：所述电流源包括第三差分晶体管对，其栅极由所述差分输入信号驱动。
10.一种运算放大器，其特征在于，包括：
输入差分输入信号的第一级；
输入级，包括：与所述第一级相连的第一差分晶体管对，以及与所述差分晶体管对的源极相连的第一尾电流源晶体管；
输出与差分输入信号对应的信号的输出级，
其中所述第一级扩展所述运算放大器的共模输入范围，
其中所述第一级包括：
第二差分晶体管对；
与所述第二差分晶体管的源极相连的第二尾电流源晶体管；以及
与所述第二差分晶体管对的漏极串联的负载晶体管对，以及
其中所述负载晶体管对的基片和各自的源极相连。
11.如权利要求10所述的运算放大器，其特征在于：所述第一差分对的晶体管具有相同的极性。
12.如权利要求10所述的运算放大器，其特征在于：所述负载晶体管对的晶体管具有相同的极性。
13.如权利要求10所述的运算放大器，其特征在于：所述第一差分对的晶体管和所述负载晶体管对的晶体管具有相同的极性。
14.如权利要求10所述的运算放大器，其特征在于：所述第一差分对的晶体管的小信号模型跨导和所述负载晶体管对的晶体管的小信号模型跨导相对于彼此充分固定。
15.如权利要求10所述的运算放大器，其特征在于：所述第一差分对的晶体管是PMOS晶体管。
16.如权利要求10所述的运算放大器，其特征在于：所述负载晶体管对的晶体管是PMOS晶体管。
17.如权利要求10所述的运算放大器，其特征在于：进一步包括一个扩展所述第二尾电流源晶体管正常工作范围的放大器。
18.如权利要求17所述的运算放大器，其特征在于：所述电流源包括第三差分晶体管对，其栅极由所述差分输入信号驱动。
19.如权利要求10所述的运算放大器，其特征在于：所述第一级包括：
第二差分晶体管对；
与所述第二差分晶体管对的源极相连的电流源；
与所述第二差分晶体管对串连的负载晶体管对。
20.一种运算放大器，其特征在于，包括：
接收差分输入信号的第一级；
将输入信号输入到差分晶体管对的装置；
输出对应于输入信号的放大后的信号的装置；以及
扩展所述输入装置、输出装置的共模输入范围的装置，所述扩展装置连接到所述输入装置，
其中所述第一级的增益在共模输入范围内充分恒定。
21.一种运算放大器，其特征在于，包括：
输入输入信号、承担所述输入信号中共模变化并输出第一差分信号的第一级；
包括从所述第一级接收所述第一差分信号的差分晶体管对的输入级；
与所述输入级相连并输出对应于所述第一差分信号的放大后的信号的输出级；
其中所述第一级的增益在所述共模输入范围内为充分恒定。
22.一种运算放大器，其特征在于，包括：
输入第一差分输入信号并输出第二差分信号的第一级；
包括从所述第一级接收所述第二差分信号的差分晶体管对的输入级；
与所述输入级相连并输出与所述第二差分信号对应的放大后的信号的输出级，
其中所述运算放大器的共模输入范围比单独的所述输入级和输出级共模输入范围更大，
其中所述第一级的增益在所述共模输入范围内为充分恒定。
23.一种运算放大器，其特征在于，包括：
输入级，包括
在其栅极输入差分输入信号的差分晶体管对，
与所述第一差分晶体管对的源极相连的尾电流源晶体管，
与所述第一差分晶体管对漏极串联的负载晶体管对；
与所述尾电流源晶体管的栅极相连的放大器，所述尾电流源晶体管允许挤压所述第一尾电流源晶体管；以及
输出与所述差分输入信号对应的信号的输出级。
24.一种运算放大器，其特征在于，包括：
将输入信号输入差分晶体管对的装置，所述输入装置包括：
与所述第一差分晶体管对的源极相连的尾电流源晶体管；
挤压所述尾电流源晶体管的装置；
输出与所述输入信号对应的放大后的信号的装置；以及
扩展所述输入级、输出级的共模输入范围的装置，所述扩展装置连接到所述输入装置，
其中所述第一级的增益在所述共模输入范围内为充分恒定。
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