CN114665834B - 轨到轨输入级电路及运算放大器 - Google Patents

轨到轨输入级电路及运算放大器 Download PDF

Info

Publication number
CN114665834B
CN114665834B CN202210373560.6A CN202210373560A CN114665834B CN 114665834 B CN114665834 B CN 114665834B CN 202210373560 A CN202210373560 A CN 202210373560A CN 114665834 B CN114665834 B CN 114665834B
Authority
CN
China
Prior art keywords
nmos transistor
transistor
nmos
gate
rail
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202210373560.6A
Other languages
English (en)
Other versions
CN114665834A (zh
Inventor
杨永晖
朱坤峰
杨法明
刘玉奎
黄文海
黄东
钱呈
张金龙
王鹏飞
陈俊
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
CETC 24 Research Institute
Original Assignee
CETC 24 Research Institute
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by CETC 24 Research Institute filed Critical CETC 24 Research Institute
Priority to CN202210373560.6A priority Critical patent/CN114665834B/zh
Publication of CN114665834A publication Critical patent/CN114665834A/zh
Application granted granted Critical
Publication of CN114665834B publication Critical patent/CN114665834B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/45—Differential amplifiers
    • H03F3/45071—Differential amplifiers with semiconductor devices only
    • H03F3/45076—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier
    • H03F3/45179—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier using MOSFET transistors as the active amplifying circuit
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F2203/00—Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
    • H03F2203/45—Indexing scheme relating to differential amplifiers
    • H03F2203/45051—Two or more differential amplifiers cascade coupled
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F2203/00—Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
    • H03F2203/45—Indexing scheme relating to differential amplifiers
    • H03F2203/45054—Indexing scheme relating to differential amplifiers the cascode stage of the cascode dif amp being a current mirror

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Amplifiers (AREA)

Abstract

本发明提供一种轨到轨输入级电路及运算放大器，所述轨到轨输入级电路包括输入差分对模块、尾电流源模块、共栅模块、共栅负载模块、电流镜模块及偏置电流源模块，输入差分对模块利用MOS管自身的体效应实现轨到轨输入。在本发明中，通过输入差分对模块与尾电流源模块、电流镜模块的配合设计，使得输入差分对模块可以利用MOS管自身的体效应实现输入信号的轨到轨输入乃至超过电源轨范围输入，输入信号的电压范围宽，不需要设计恒定跨导匹配电路，能有效避免现有输入轨到轨运算放大器电路的输入级中需要使用两对类型不同的输入管、需要对输入管进行跨导匹配而多设计的恒定跨导匹配电路，所带来的电路及版图的规模面积增加，以及对称性、匹配性下降问题。

Description

轨到轨输入级电路及运算放大器
技术领域
本发明涉及集成电路技术领域，特别是涉及一种轨到轨输入级电路及运算放大器。
背景技术
运算放大器是模拟集成电路中应用极为基础且广泛的一种器件，它不仅用于信号的运算、处理、测量和信号产生电路，而且还可用于开关电路中。集成电路的快速发展离不开运算放大器的使用，在随着时代的发展中，也应该为满足各种应用场合而对运算放大器的某些性能做出特殊改进，如：在电源电压渐渐降低的趋势下，能够实现保证输入和输出的动态区间在能够做到甚至超过电源和输入电压这种高性能的轨到轨运算放大器应运而生。但是，目前通常采用互补差分对的方法实现轨到轨输入电路，由于输入管是交替导通工作，于是会存在跨导变化的问题，为使得电路正常工作得到稳定的增益等性能，需要在输入级设计恒定跨导匹配，这样不仅增加了电路及版图的规模面积、不利于小型化集成化设计，同时还增加了电路的设计难度。
因此，目前亟需一种结构简单且高效的轨到轨输入技术方案。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种轨到轨输入技术方案，以解决上述技术问题。
为实现上述目的及其他相关目的，本发明提供的技术方案如下。
一种轨到轨输入级电路，包括：
输入差分对模块，接输入信号，对所述输入信号进行处理，实现轨到轨输入；
尾电流源模块，接所述输入差分对模块，为所述输入差分对模块提供偏置电流；
共栅模块，接所述输入差分对模块，与所述输入差分对模块形成共源共栅输入级结构；
共栅负载模块，接所述共栅模块，为所述共栅模块提供负载；
电流镜模块，同时接所述输入差分对模块与所述共栅模块，为所述输入差分对模块提供负载，为所述共栅模块提供偏置电流；
偏置电流源模块，同时接所述共栅模块与所述电流镜模块，为所述共栅模块提供偏置电压，为所述电流镜模块提供静态偏置电流；
其中，所述输入差分对模块利用MOS管自身的体效应实现轨到轨输入。
可选地，所述输入信号包括差分信号，所述输入差分对模块包括第一NMOS管及第二NMOS管，所述第一NMOS管的栅极接所述差分信号的一端，所述第一NMOS管的源极接所述第二NMOS管的源极，所述第一NMOS管的漏极作为第一输出，所述第二NMOS管的栅极接所述差分信号的另一端，所述第二NMOS管的漏极作为第二输出，所述第一NMOS管的衬底及所述第二NMOS管的衬底分别接地。
可选地，所述尾电流源模块包括第一PMOS管、第三NMOS管、第四NMOS管、第五NMOS管及第六NMOS管，所述第一PMOS管的源极接电源电压，所述第一PMOS管的栅极接偏置电压，所述第一PMOS管的漏极接第三NMOS管的漏极，所述第三NMOS管的漏极接所述第三NMOS管的栅极，所述第三NMOS管的源极接所述第四NMOS管的漏极，所述第四NMOS管的栅极接所述第三NMOS管的栅极，所述第四NMOS管的源极接地，所述第五NMOS管的源极接地，所述第五NMOS管的栅极接所述第四NMOS管的栅极，所述第五NMOS管的漏极接所述第六NMOS管的源极，所述第六NMOS管的栅极接所述第五NMOS管的栅极，所述第六NMOS管的漏极接所述第一NMOS管的源极，所述第一PMOS管的衬底接所述电源电压，所述第三NMOS管的衬底、所述第四NMOS管的衬底、所述第五NMOS管的衬底及所述第六NMOS管的衬底分别接地。
可选地，所述共栅模块包括第二PMOS管及第三PMOS管，所述第二PMOS管的源极接所述第一NMOS管的漏极，所述第三PMOS管的源极接所述第二NMOS管的漏极，所述第二PMOS管的衬底及所述第三PMOS管的衬底分别接所述电源电压。
可选地，所述共栅负载模块包括第七NMOS管、第八NMOS管、第九NMOS管及第十NMOS管，所述第七NMOS管的漏极接所述第二PMOS管的漏极，所述第七NMOS管的漏极还接所述第七NMOS管的栅极，所述第七NMOS管的源极接所述第八NMOS管的漏极，所述第八NMOS管的栅极接所述第七NMOS管的栅极，所述第八NMOS管的源极接地，所述第九NMOS管的源极接地，所述第九NMOS管的栅极接所述第八NMOS管的栅极，所述第九NMOS管的漏极接所述第十NMOS管的源极，所述第十NMOS管的栅极接所述第九NMOS管的栅极，所述第十NMOS管的漏极接所述第三PMOS管的漏极，所述第三PMOS管的漏极作为所述轨到轨输入级电路的输出，所述第七NMOS管的衬底、所述第八NMOS管的衬底、所述第九NMOS管的衬底及所述第十NMOS管的衬底分别接地。
可选地，所述电流镜模块包括第四PMOS管、第五PMOS管及第六PMOS管，所述第四PMOS管的源极接所述电源电压，所述第四PMOS管的栅极接所述第四PMOS管的漏极，所述第五PMOS管的源极接所述电源电压，所述第五PMOS管的栅极接所述第四PMOS管的栅极，所述第五PMOS管的漏极接所述第二PMOS管的源极，所述第六PMOS管的源极接所述电源电压，所述第六PMOS管的栅极接所述第四PMOS管的栅极，所述第六PMOS管的漏极接所述第三PMOS管的源极，所述第四PMOS管的衬底、所述第五PMOS管的衬底及所述第六PMOS管的衬底分别接所述电源电压。
可选地，所述偏置电流源模块包括第七PMOS管、第八PMOS管、第九PMOS管、第十一NMOS管、第十二NMOS管、第十三NMOS管及第十四NMOS管，所述第七PMOS管的源极接所述电源电压，所述第七PMOS管的栅极接所述偏置电压，所述第七PMOS管的漏极接所述第十一NMOS管的漏极，所述第十一NMOS管的漏极还接所述第十一NMOS管的栅极，所述第十一NMOS管的源极接所述第十二NMOS管的漏极，所述第十二NMOS管的栅极接所述第十一NMOS管的栅极，所述第十二NMOS管的源极接地，所述第十三NMOS管的源极接地，所述第十三NMOS管的栅极接所述第十二NMOS管的栅极，所述第十三NMOS管的漏极接所述第十四NMOS管的源极，所述第十四NMOS管的栅极接所述第十三NMOS管的栅极，所述第十四NMOS管的漏极接所述第八PMOS管的漏极，所述第八PMOS管的漏极还接所述第八PMOS管的栅极，所述第八PMOS管的源极接所述第九PMOS管的漏极，所述第九PMOS管的栅极接所述第八PMOS管的栅极，所述第九PMOS管的源极接所述第四PMOS管的漏极，所述第七PMOS管的衬底接所述电源电压，所述第八PMOS管的衬底及所述第九PMOS管的衬底分别接所述第九PMOS管的源极，所述第十一NMOS管的衬底、所述第十二NMOS管的衬底、所述第十三NMOS管的衬底及所述第十四NMOS管的衬底分别接地。
可选地，所述第一NMOS管及所述第二NMOS管均为耗尽型NMOS管，所述第三NMOS管、所述第四NMOS管、所述第五NMOS管、所述第六NMOS管、所述第七NMOS管、所述第八NMOS管、所述第九NMOS管、所述第十NMOS管、所述第十一NMOS管、所述第十二NMOS管、所述第十三NMOS管及所述第十四NMOS管均为增强型NMOS管，所述第一PMOS管、所述第二PMOS管、所述第三PMOS管、所述第四PMOS管、所述第五PMOS管、所述第六PMOS管、所述第七PMOS管、所述第八PMOS管及所述第九PMOS管均为增强型PMOS管。
可选地，在所述差分信号的一端从地电位向所述电源电压逐步靠近的过程中，所述第一NMOS管由耗尽型NMOS管变为增强型NMOS管；在所述差分信号的另一端从地电位向所述电源电压逐步靠近的过程中，所述第二NMOS管由耗尽型NMOS管变为增强型NMOS管。
一种运算放大器，包括上述任一项所述的轨到轨输入级电路。
如上所述，本发明提供的轨到轨输入级电路及运算放大器，至少具有以下有益效果：
通过输入差分对模块与尾电流源模块、电流镜模块的配合设计，使得输入差分对模块可以利用MOS管自身的体效应实现输入信号的轨到轨输入乃至超过电源轨范围输入，输入信号的电压范围宽，不需要设计恒定跨导匹配电路，能有效避免现有输入轨到轨运算放大器电路的输入级中需要使用两对类型不同的输入管、需要对输入管进行跨导匹配而多设计的恒定跨导匹配电路，所带来的电路及版图的规模面积增加，以及对称性、匹配性下降问题；通过输入差分对模块与共栅模块的配合设计，形成共源共栅输入级结构，为后级运算放大器提供了比较大的增益以及比较高的共模抑制比。
附图说明
图1显示为本发明中轨到轨输入级电路的结构框图。
图2显示为本发明一可选实施例中轨到轨输入级电路的电路图。
附图标记说明
VIN—输入信号，VOUT—输出信号，VSS—电源电压，GND—地，VN—差分信号的一端，VP—差分信号的另一端，N1—第一NMOS管，N2—第二NMOS管，N3—第三NMOS管，N4—第四NMOS管，N5—第五NMOS管，N6—第六NMOS管，N7—第七NMOS管，N8—第八NMOS管，N9—第九NMOS管，N10—第十NMOS管，N11—第十一NMOS管，N12—第十二NMOS管，N13—第十三NMOS管，N14—第十四NMOS管，P1—第一PMOS管，P2—第二PMOS管，P3—第三PMOS管，P4—第四PMOS管，P5—第五PMOS管，P6—第六PMOS管，P7—第七PMOS管，P8—第八PMOS管，P9—第九PMOS管。
具体实施方式
如前述在背景技术中所提及的，针对运算放大器的轨到轨输入，发明人研究发现：目前通常采用互补差分对的方法实现轨到轨输入电路，由于输入管是交替导通工作，于是会存在跨导变化的问题，为使得电路正常工作得到稳定的增益等性能，需要在输入级设计恒定跨导电路进行匹配，这不仅增加了电路及版图的规模面积、不利于小型化集成化设计，同时还增加了电路的设计难度。
基于此，本发明提出一种运算放大器的轨到轨输入技术方案：结合输入差分对模块与尾电流源模块、电流镜模块的匹配设计，通过输入差分对模块利用MOS管自身的体效应实现输入信号的轨到轨输入乃至超过电源轨范围输入，无需设计恒定跨导匹配电路，以避免电路及版图的规模面积增加，及电路的对称性、匹配性下降。
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
请参阅图1至图2。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。本说明书所附图式所绘示的结构、比例、大小等，均仅用以配合说明书所揭示的内容，以供熟悉此技术的人士了解与阅读，并非用以限定本发明可实施的限定条件，故不具技术上的实质意义，任何结构的修饰、比例关系的改变或大小的调整，在不影响本发明所能产生的功效及所能达成的目的下，均应仍落在本发明所揭示的技术内容得能涵盖的范围内。
如图1所示，本发明提供一种轨到轨输入级电路，其包括：
输入差分对模块，接输入信号VIN，对输入信号VIN进行处理，实现轨到轨输入；
尾电流源模块，接输入差分对模块，为输入差分对模块提供偏置电流；
共栅模块，接输入差分对模块，与输入差分对模块形成共源共栅输入级结构；
共栅负载模块，接共栅模块，为共栅模块提供负载；
电流镜模块，同时接输入差分对模块与共栅模块，为输入差分对模块提供负载，为共栅模块提供偏置电流；
偏置电流源模块，同时接共栅模块与电流镜模块，为共栅模块提供偏置电压，为电流镜模块提供静态偏置电流；
其中，输入差分对模块利用MOS管自身的体效应实现轨到轨输入，在共栅模块处得到轨到轨输入级电路的输出信号VOUT。
详细地，在本发明的一可选实施例中，如图2所示，输入信号VIN包括差分信号，输入差分对模块包括第一NMOS管N1及第二NMOS管N2，第一NMOS管N1的栅极接差分信号的一端VN，第一NMOS管N1的源极接第二NMOS管N2的源极，第一NMOS管N11的漏极作为第一输出，第二NMOS管N2的栅极接差分信号的另一端VP，第二NMOS管N2的漏极作为第二输出，第一NMOS管N1的衬底及第二NMOS管N2的衬底分别接地GND。
详细地，在本发明的一可选实施例中，如图2所示，尾电流源模块包括第一PMOS管P1、第三NMOS管N3、第四NMOS管N4、第五NMOS管N5及第六NMOS管N6，第一PMOS管P1的源极接电源电压VSS，第一PMOS管P1的栅极接偏置电压Vbias，第一PMOS管P1的漏极接第三NMOS管N3的漏极，第三NMOS管N3的漏极接第三NMOS管N3的栅极，第三NMOS管N3的源极接第四NMOS管N4的漏极，第四NMOS管N4的栅极接第三NMOS管N3的栅极，第四NMOS管N4的源极接地GND，第五NMOS管N5的源极接地GND，第五NMOS管N5的栅极接第四NMOS管N4的栅极，第五NMOS管N5的漏极接第六NMOS管N6的源极，第六NMOS管N6的栅极接第五NMOS管N5的栅极，第六NMOS管N6的漏极接第一NMOS管N1的源极，第一PMOS管P1的衬底接电源电压VSS，第三NMOS管N3的衬底、第四NMOS管N4的衬底、第五NMOS管N5的衬底及第六NMOS管N6的衬底分别接地GND。
详细地，在本发明的一可选实施例中，如图2所示，共栅模块包括第二PMOS管P2及第三PMOS管P3，第二PMOS管P2的源极接第一NMOS管N1的漏极，第三PMOS管P3的源极接第二NMOS管N2的漏极，第二PMOS管P2的衬底及第三PMOS管P3的衬底分别接电源电压VSS。
详细地，在本发明的一可选实施例中，如图2所示，共栅负载模块包括第七NMOS管N7、第八NMOS管N8、第九NMOS管N9及第十NMOS管N10，第七NMOS管N7的漏极接第二PMOS管P2的漏极，第七NMOS管N7的漏极还接第七NMOS管N7的栅极，第七NMOS管N7的源极接第八NMOS管N8的漏极，第八NMOS管N8的栅极接第七NMOS管N7的栅极，第八NMOS管N8的源极接地GND，第九NMOS管N9的源极接地GND，第九NMOS管N9的栅极接第八NMOS管N8的栅极，第九NMOS管N9的漏极接第十NMOS管N10的源极，第十NMOS管N10的栅极接第九NMOS管N9的栅极，第十NMOS管N10的漏极接第三PMOS管P3的漏极，第三PMOS管P3的漏极作为轨到轨输入级电路的输出，得到输出信号VOUT，第七NMOS管N7的衬底、第八NMOS管N8的衬底、第九NMOS管N9的衬底及第十NMOS管N10的衬底分别接地GND。
详细地，在本发明的一可选实施例中，如图2所示，电流镜模块包括第四PMOS管P4、第五PMOS管P5及第六PMOS管P6，第四PMOS管的源极接电源电压VSS，第四PMOS管P4的栅极接第四PMOS管P4的漏极，第五PMOS管P5的源极接电源电压VSS，第五PMOS管P5的栅极接第四PMOS管P4的栅极，第五PMOS管P5的漏极接第二PMOS管P2的源极，第六PMOS管P6的源极接电源电压VSS，第六PMOS管P6的栅极接第四PMOS管P4的栅极，第六PMOS管P6的漏极接第三PMOS管P3的源极，第四PMOS管P4的衬底、第五PMOS管P5的衬底及第六PMOS管P6的衬底分别接电源电压VSS。
详细地，在本发明的一可选实施例中，如图2所示，偏置电流源模块包括第七PMOS管P7、第八PMOS管P8、第九PMOS管P9、第十一NMOS管N11、第十二NMOS管N12、第十三NMOS管N13及第十四NMOS管N14，第七PMOS管P7的源极接电源电压VSS，第七PMOS管P7的栅极接偏置电压Vbias，第七PMOS管P7的漏极接第十一NMOS管N11的漏极，第十一NMOS管N11的漏极还接第十一NMOS管N11的栅极，第十一NMOS管N11的源极接第十二NMOS管N12的漏极，第十二NMOS管N12的栅极接第十一NMOS管N11的栅极，第十二NMOS管N12的源极接地GND，第十三NMOS管N13的源极接地GND，第十三NMOS管N13的栅极接第十二NMOS管N12的栅极，第十三NMOS管N13的漏极接第十四NMOS管N14的源极，第十四NMOS管N14的栅极接第十三NMOS管N13的栅极，第十四NMOS管N14的漏极接第八PMOS管P8的漏极，第八PMOS管P8的漏极还接第八PMOS管P8的栅极，第八PMOS管P8的源极接第九PMOS管P9的漏极，第九PMOS管P9的栅极接第八PMOS管P8的栅极，第九PMOS管P9的源极接第四PMOS管P4的漏极，第七PMOS管P7的衬底接电源电压VSS，第八PMOS管P8的衬底及第九PMOS管P9的衬底分别接第九PMOS管P9的源极，第十一NMOS管N11的衬底、第十二NMOS管N12的衬底、第十三NMOS管N13的衬底及第十四NMOS管N14的衬底分别接地GND。
其中，如图2所示，第一NMOS管N1及第二NMOS管N2均为耗尽型NMOS管，第三NMOS管N3、第四NMOS管N4、第五NMOS管N5、第六NMOS管N6、第七NMOS管N7、第八NMOS管N8、第九NMOS管N9、第十NMOS管N10、第十一NMOS管N11、第十二NMOS管N12、第十三NMOS管N13及第十四NMOS管N14均为增强型NMOS管，第一PMOS管P1、第二PMOS管P2、第三PMOS管P3、第四PMOS管P4、第五PMOS管P5、第六PMOS管P6、第七PMOS管P7、第八PMOS管P8及第九PMOS管P9均为增强型PMOS管。
更详细地，如图2所示，尾电流源模块采用自级联电流镜结构，第一PMOS管P1在偏置电压Vbias的作用下产生偏置电流，第三NMOS管N3、第四NMOS管N4、第五NMOS管N5及第六NMOS管N6形成自级联的电流镜结构，对该偏置电流进行复制，复制到第六NMOS管N6的漏极，作为输入差分对模块中第一NMOS管N1及第二NMOS管N2的尾电流源。对于普通电流源而言，由于非理想因素的影响，如沟道调制效应，限制了电流源的输出电阻，而电流源的输出电阻又对PSRR(电源抑制比)的影响非常大，同共源共栅结构相比，电压余度被消耗的很多，被降了一个阈值电压VTH。为了让电路稳定地在低压电路也能正常工作，本发明采用折衷的自级联电流镜，同时，自级联电流镜也为本发明中输入差分对模块能够实现超过电源轨的轨到轨输入提供了条件。
其中，自级联电流镜是指电流镜的每一边使用两个相同的MOS管(第三NMOS管N3与第四NMOS管N4，或者第五NMOS管N5与第六NMOS管N6)串联而成，就可以等效成一个复合管，在实际工作的时候，为了让上面的管子满足饱和状态，下面的管子要保持较低的漏源电压VDS，使得复合管的漏源电压VDS近似与单管相同。串联的两个管子构成一个电流负反馈，而电流负反馈又可以提供较大的输出阻抗。当升高输出支路的输出电流时，通过电流镜镜像，流经左侧第三NMOS管N3及第四NMOS管N4的电流也会随之上升，但是由于这四个管子又受到第一PMOS管P1下来偏置电流的控制，所以四个管子的漏源电压VDS会随着输出电流的升高而下降。此外，虽然自级联电流镜结构的电压增益不如共源共栅结构的电压增益，但是由于其等效Vdsat(饱和电压)更小，更适合应用于低电压设计中。
更详细地，如图2所示，在工作中，自级联电流镜结构下面的两个管子(第四NMOS管N4及第五NMOS管N5)一定会处于线性区，因为上面的管子(第三NMOS管N3及第六NMOS管N6)要开启，必须有VGS1-Vth1>0，也就是源极电压一定比栅极电压低一个阈值电压Vth1的值，对于处在下面的管子，即是漏极的电压一定小于栅极电压一个Vth1，只要Vth1≥Vth2，就一定有VGS2-Vth2>VDS2，处在线性区的MOS管相当于电阻的作用。为了保证得到跨导大且稳定的电流源，要让上面的两个管子处在饱和状态，可以提高上面管子的阈值电压，保证VGS1-Vth1<VDS1。其中，VGS1表示上面管子的栅源电压，Vth1表示上面管子的阈值电压，VDS1表示上面管子的漏源电压，VGS2表示下面管子的栅源电压，Vth2表示下面管子的阈值电压，VDS2表示下面管子的漏源电压。
需要说明的是，当MOS管在工作时，由其VGS与gm的曲线可知，在曲线的高端，是不让器件进入的大电流区或者称为速度饱和区，因为MOS管工作在该区域时，沟道电场很强，所有的电子都以最大的速度运动，此时跨导为一个不再与VGS相关的常数，不再增加，但是消耗的电流却继续增加，所以要远离速度饱和区的转变点。就目前而言的工艺来说，该转变点VGS-Vth的近似值，大概是0.5V。在曲线的低电流端时，也不想MOS管使用在弱反型区。因为此区域中电流和跨导的绝对值变得很小，这时噪声就会很大，另外得到的电路速度也会很低。在大部分的应用中，电路需要更好的信噪比、更高的速度，这时希望器件工作在接近弱反型区的地方，但不是在弱反型区里面，典型的VGS-Vth值为0.15～0.2V。并且该值与沟道长度无关，因此，在未来很长一段时间里都可以一直选用VGS-Vth≈0.2V，以保证MOS管不在弱反型区。同时，在高跨导和大电流之间的一个很好的折衷就是将VGS-Vth的值取为0.2V左右。基于此，将工艺与计算上可能出现的误差考虑进去，在本发明中的尾电流源模块中，自级联电流镜是单边将两个管子复合在一起，将自级联电流镜中复合管的VDS取值为0.3V。
更详细地，如图2所示，输入差分对模块采用的是由第一NMOS管N1及第二NMOS管N2构成的耗尽型NMOS管差分对进行输入；同时第一NMOS管N1、第二NMOS管N2以及第二PMOS管P2、第三PMOS管P3组成折叠共源共栅输入级结构，第一NMOS管N1、第二NMOS管N2为共源结构的输入管，第二PMOS管P2、第三PMOS管P3为共栅结构。共源结构中的MOS管可以将输入的电压信号转换为电流信号，而共栅结构的输入信号可以是电流。输入信号VIN输入至输入管(第一NMOS管N1及第二NMOS管N2)中，输入管将输入信号VIN转换为电流信号，再将电流信号输入给共栅结构中转换为电压信号作为整个轨到轨输入级电路的输出，即为输出信号VOUT。
其中，输入差分对模块用一对耗尽型NMOS管实现，第一NMOS管N1及第二NMOS管N2具有大约-0.6V的阈值电压。尾电流源模块中第三NMOS管N3、第四NMOS管N4、第五NMOS管N5及第六NMOS管N6需要大约0.3V的最小电压降以保持在饱和区并确保尾电流保持相对恒定。因此，在输入管(第一NMOS管N1及第二NMOS管N2)的栅极上的电压朝下轨电压Vs-(图2中为地GND)下降时，源极上的电压也随之下降，直到源极上的电压比下轨电压Vs-高大概0.3V。输入管源极上的极限电压为(Vs-)+0.3V，而由于耗尽型输入管的阈值电压为-0.6V，在输入管导通时，由于栅极上的电压可以比源极电压低出大约0.6V，因此，耗尽型输入管栅极上的极限电压为(Vs-)-0.3V。
在本发明的输入差分对模块中，仅用一对耗尽型NMOS管就可以实现轨到轨输入。这是利用了MOS管的体效应。体效应主要是来源于MOS管的S-B端之间的偏压对MOS管阈值电压Vth的影响。在考虑体效应之后，MOS管的阈值电压Vth可以写为：
其中，Vth0为VSB＝0时的本征阈值电压，为强反型层表面势垒，VSB为MOS管的S(源极)-B(衬底)端之间的偏压，γ为体效应系数，q为电荷量，∈为自由空间介电常数，NA为衬底掺杂浓度，Cox为单位面积栅氧化物电容。
如图2所示，输入管(第一NMOS管N1及第二NMOS管N2)的体(衬底)连接到地GND。当输入管栅极上的电压比下轨电压Vs-低约0.3V时，源极到体电压比下轨高约0.3V。随着栅极上的电压向上轨电压Vs+(图2中为电源电压VSS)移动，源极上的电压以非线性方式向上轨电压Vs+移动。结果，在源-体结上施加越来越大的电压，根据上面体效应的公式可知源-体电压VSB的变化就会导致阈值电压Vth变得越来越大，进而会让原本为负值的阈值电压Vth变成正值，于是在输入电压向上轨电压Vs+移动的过程中，也能实现上轨的轨到轨输入。
输入管的栅源电压随着栅极电压向上轨移动而逐渐变大，为了实现上轨的轨到轨输入或者超轨输入，本发明对输入管的结构和工艺做合理地设计调整，使得当输入管的栅极电压等于上轨电压Vs+时，源极上的电压比栅极上的电压低约0.6V，即输入管由耗尽型NMOS管变为增强型NMOS管时，其阈值电压的变化范围为-0.6V～+0.6V。同时，通过结构和工艺的设计调整，本发明将构成负载的第五PMOS管P5及第六PMOS管P6的导通饱和压降VDS设计为0.2V，同时第一NMOS管N1与第二NMOS管N2的导通饱和压降VDS设计为0.1V，当共模输入电压接近上轨时以确保晶体管工作在饱和区域内，并为共模电压超上轨电压Vs+提供条件。
在输入管中，随着栅极上的电压向上轨电压Vs+移动，源极上的电压以非线性方式向上轨电压Vs+移动，输入管的阈值电压逐渐增大，由负值变为正值，输入管源极上的极限电压为上轨电压(Vs+)-0.3，而增强型输入管的阈值电压为0.6V，因此，增强型输入管栅极上的极限电压为(Vs+)+0.3V。
其中，在差分信号的一端VN从地电位向电源电压VSS逐步靠近的过程中，第一NMOS管N1由耗尽型NMOS管变为增强型NMOS管；在差分信号的另一端VP从地电位向电源电压VSS逐步靠近的过程中，第二NMOS管N2由耗尽型NMOS管变为增强型NMOS管。
基于上述分析可知，结合尾电流源模块中复合管的参数选择设计、电流镜模块中负载管的参数选择设计以及耗尽型输入管的体效应对其阈值电压的影响，有效实现了输入信号VIN的轨到轨输入或者超轨输入，可以将输入共模电压范围拓宽到电源轨上0.3V和地轨下0.3V，即：(Vs-)-0.3～(Vs+)+0.3。其中，输入共模电压范围是指使轨到轨输入级电路的各个晶体管均处于饱和区的直流共模输入电压的范围。
更详细地，如图2所示，共栅负载模块中的第七NMOS管N7、第八NMOS管N8、第九NMOS管N9及第十NMOS管N10同样构成自级联电流镜结构，与共栅模块连接，为共栅模块中的第二PMOS管P2及第三PMOS管P3分别提供负载；偏置电流源模块中的第十一NMOS管N11、第十二NMOS管N12、第十三NMOS管N13及第十四NMOS管N14同样构成自级联电流镜结构，将第七PMOS管P7产生的偏置电流镜像复制到电流镜模块的输入端，同时通过第八PMOS管P8与第九PMOS管P9的配合设计，为共栅模块中的第二PMOS管P2及第三PMOS管P3提供偏置电压；电流镜模块中的第五PMOS管P5及第六PMOS管P6，同时接输入差分对模块与共栅模块，为输入差分对模块提供负载，为共栅模块提供偏置电流。通过输入差分对模块与共栅模块的配合设计，形成了共源共栅输入级结构，为后级运算放大器提供了比较大的增益以及比较高的共模抑制比。
此外，本发明还提供一种运算放大器，包括上述轨到轨输入级电路，通过上述轨到轨输入级电路，可简单高效地实现运算放大器的轨到轨输入或者超轨输入。
综上所述，本发明的轨到轨输入级电路及运算放大器，通过输入差分对模块与尾电流源模块、电流镜模块的配合设计，使得输入差分对模块可以利用MOS管自身的体效应实现输入信号的轨到轨输入乃至超过电源轨范围输入，输入信号的电压范围宽，不需要设计恒定跨导匹配电路，能有效避免现有输入轨到轨运算放大器电路的输入级中需要使用两对类型不同的输入管、需要对输入管进行跨导匹配而多设计的恒定跨导匹配电路，所带来的电路及版图的规模面积增加，以及对称性、匹配性下降问题；通过输入差分对模块与共栅模块的配合设计，形成共源共栅输入级结构，为后级运算放大器提供了比较大的增益以及比较高的共模抑制比。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，但凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (10)

1.一种轨到轨输入级电路，其特征在于，包括：
输入差分对模块，接输入信号，对所述输入信号进行处理，实现轨到轨输入；
尾电流源模块，接所述输入差分对模块，为所述输入差分对模块提供偏置电流；
共栅模块，接所述输入差分对模块，与所述输入差分对模块形成共源共栅输入级结构；
共栅负载模块，接所述共栅模块，为所述共栅模块提供负载；
电流镜模块，同时接所述输入差分对模块与所述共栅模块，为所述输入差分对模块提供负载，为所述共栅模块提供偏置电流；
偏置电流源模块，同时接所述共栅模块与所述电流镜模块，为所述共栅模块提供偏置电压，为所述电流镜模块提供静态偏置电流；
其中，所述输入差分对模块利用MOS管自身的体效应实现轨到轨输入。
2.根据权利要求1所述的轨到轨输入级电路，其特征在于，所述输入信号包括差分信号，所述输入差分对模块包括第一NMOS管及第二NMOS管，所述第一NMOS管的栅极接所述差分信号的一端，所述第一NMOS管的源极接所述第二NMOS管的源极，所述第一NMOS管的漏极作为第一输出，所述第二NMOS管的栅极接所述差分信号的另一端，所述第二NMOS管的漏极作为第二输出，所述第一NMOS管的衬底及所述第二NMOS管的衬底分别接地。
3.根据权利要求2所述的轨到轨输入级电路，其特征在于，所述尾电流源模块包括第一PMOS管、第三NMOS管、第四NMOS管、第五NMOS管及第六NMOS管，所述第一PMOS管的源极接电源电压，所述第一PMOS管的栅极接偏置电压，所述第一PMOS管的漏极接第三NMOS管的漏极，所述第三NMOS管的漏极接所述第三NMOS管的栅极，所述第三NMOS管的源极接所述第四NMOS管的漏极，所述第四NMOS管的栅极接所述第三NMOS管的栅极，所述第四NMOS管的源极接地，所述第五NMOS管的源极接地，所述第五NMOS管的栅极接所述第四NMOS管的栅极，所述第五NMOS管的漏极接所述第六NMOS管的源极，所述第六NMOS管的栅极接所述第五NMOS管的栅极，所述第六NMOS管的漏极接所述第一NMOS管的源极，所述第一PMOS管的衬底接所述电源电压，所述第三NMOS管的衬底、所述第四NMOS管的衬底、所述第五NMOS管的衬底及所述第六NMOS管的衬底分别接地。
4.根据权利要求3所述的轨到轨输入级电路，其特征在于，所述共栅模块包括第二PMOS管及第三PMOS管，所述第二PMOS管的源极接所述第一NMOS管的漏极，所述第三PMOS管的源极接所述第二NMOS管的漏极，所述第二PMOS管的衬底及所述第三PMOS管的衬底分别接所述电源电压。
5.根据权利要求4所述的轨到轨输入级电路，其特征在于，所述共栅负载模块包括第七NMOS管、第八NMOS管、第九NMOS管及第十NMOS管，所述第七NMOS管的漏极接所述第二PMOS管的漏极，所述第七NMOS管的漏极还接所述第七NMOS管的栅极，所述第七NMOS管的源极接所述第八NMOS管的漏极，所述第八NMOS管的栅极接所述第七NMOS管的栅极，所述第八NMOS管的源极接地，所述第九NMOS管的源极接地，所述第九NMOS管的栅极接所述第八NMOS管的栅极，所述第九NMOS管的漏极接所述第十NMOS管的源极，所述第十NMOS管的栅极接所述第九NMOS管的栅极，所述第十NMOS管的漏极接所述第三PMOS管的漏极，所述第三PMOS管的漏极作为所述轨到轨输入级电路的输出，所述第七NMOS管的衬底、所述第八NMOS管的衬底、所述第九NMOS管的衬底及所述第十NMOS管的衬底分别接地。
6.根据权利要求5所述的轨到轨输入级电路，其特征在于，所述电流镜模块包括第四PMOS管、第五PMOS管及第六PMOS管，所述第四PMOS管的源极接所述电源电压，所述第四PMOS管的栅极接所述第四PMOS管的漏极，所述第五PMOS管的源极接所述电源电压，所述第五PMOS管的栅极接所述第四PMOS管的栅极，所述第五PMOS管的漏极接所述第二PMOS管的源极，所述第六PMOS管的源极接所述电源电压，所述第六PMOS管的栅极接所述第四PMOS管的栅极，所述第六PMOS管的漏极接所述第三PMOS管的源极，所述第四PMOS管的衬底、所述第五PMOS管的衬底及所述第六PMOS管的衬底分别接所述电源电压。
7.根据权利要求6所述的轨到轨输入级电路，其特征在于，所述偏置电流源模块包括第七PMOS管、第八PMOS管、第九PMOS管、第十一NMOS管、第十二NMOS管、第十三NMOS管及第十四NMOS管，所述第七PMOS管的源极接所述电源电压，所述第七PMOS管的栅极接所述偏置电压，所述第七PMOS管的漏极接所述第十一NMOS管的漏极，所述第十一NMOS管的漏极还接所述第十一NMOS管的栅极，所述第十一NMOS管的源极接所述第十二NMOS管的漏极，所述第十二NMOS管的栅极接所述第十一NMOS管的栅极，所述第十二NMOS管的源极接地，所述第十三NMOS管的源极接地，所述第十三NMOS管的栅极接所述第十二NMOS管的栅极，所述第十三NMOS管的漏极接所述第十四NMOS管的源极，所述第十四NMOS管的栅极接所述第十三NMOS管的栅极，所述第十四NMOS管的漏极接所述第八PMOS管的漏极，所述第八PMOS管的漏极还接所述第八PMOS管的栅极，所述第八PMOS管的源极接所述第九PMOS管的漏极，所述第九PMOS管的栅极接所述第八PMOS管的栅极，所述第九PMOS管的源极接所述第四PMOS管的漏极，所述第七PMOS管的衬底接所述电源电压，所述第八PMOS管的衬底及所述第九PMOS管的衬底分别接所述第九PMOS管的源极，所述第十一NMOS管的衬底、所述第十二NMOS管的衬底、所述第十三NMOS管的衬底及所述第十四NMOS管的衬底分别接地。
8.根据权利要求7所述的轨到轨输入级电路，其特征在于，所述第一NMOS管及所述第二NMOS管均为耗尽型NMOS管，所述第三NMOS管、所述第四NMOS管、所述第五NMOS管、所述第六NMOS管、所述第七NMOS管、所述第八NMOS管、所述第九NMOS管、所述第十NMOS管、所述第十一NMOS管、所述第十二NMOS管、所述第十三NMOS管及所述第十四NMOS管均为增强型NMOS管，所述第一PMOS管、所述第二PMOS管、所述第三PMOS管、所述第四PMOS管、所述第五PMOS管、所述第六PMOS管、所述第七PMOS管、所述第八PMOS管及所述第九PMOS管均为增强型PMOS管。
9.根据权利要求8所述的轨到轨输入级电路，其特征在于，在所述差分信号的一端从地电位向所述电源电压逐步靠近的过程中，所述第一NMOS管由耗尽型NMOS管变为增强型NMOS管；在所述差分信号的另一端从地电位向所述电源电压逐步靠近的过程中，所述第二NMOS管由耗尽型NMOS管变为增强型NMOS管。
10.一种运算放大器，其特征在于，包括权利要求1-9中任一项所述的轨到轨输入级电路。
CN202210373560.6A 2022-04-11 2022-04-11 轨到轨输入级电路及运算放大器 Active CN114665834B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202210373560.6A CN114665834B (zh) 2022-04-11 2022-04-11 轨到轨输入级电路及运算放大器

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202210373560.6A CN114665834B (zh) 2022-04-11 2022-04-11 轨到轨输入级电路及运算放大器

Publications (2)

Publication Number Publication Date
CN114665834A CN114665834A (zh) 2022-06-24
CN114665834B true CN114665834B (zh) 2023-10-13

Family

ID=82035579

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202210373560.6A Active CN114665834B (zh) 2022-04-11 2022-04-11 轨到轨输入级电路及运算放大器

Country Status (1)

Country Link
CN (1) CN114665834B (zh)

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107508567A (zh) * 2017-08-29 2017-12-22 南京邮电大学南通研究院有限公司 一种低电压跨导恒定轨到轨差分放大器

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6756847B2 (en) * 2002-03-01 2004-06-29 Broadcom Corporation Operational amplifier with increased common mode input range

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107508567A (zh) * 2017-08-29 2017-12-22 南京邮电大学南通研究院有限公司 一种低电压跨导恒定轨到轨差分放大器

Also Published As

Publication number Publication date
CN114665834A (zh) 2022-06-24

Similar Documents

Publication Publication Date Title
US6356153B1 (en) Rail-to-rail input/output operational amplifier and method
EP2652872B1 (en) Current mirror and high-compliance single-stage amplifier
US6433637B1 (en) Single cell rail-to-rail input/output operational amplifier
CN110729995B (zh) 一种电平转换电路及电平转换方法
US9350304B2 (en) Quiescent current equalization method, output stage circuit, class AB amplifier and electronic device
US20090184752A1 (en) Bias circuit
US6924702B2 (en) Low supply voltage and self-biased high speed receiver
US7164298B2 (en) Slew rate enhancement circuit via dynamic output stage
EP2630727A1 (en) Folded cascode operational amplifier
US6583669B1 (en) Apparatus and method for a compact class AB turn-around stage with low noise, low offset, and low power consumption
US10574200B2 (en) Transconductance amplifier
CN111988029B (zh) 一种高速高精度的电平位移电路
US20210286394A1 (en) Current reference circuit with current mirror devices having dynamic body biasing
CN111384940B (zh) 一种高线性度宽摆幅cmos电压跟随器
CN114665834B (zh) 轨到轨输入级电路及运算放大器
CN109283965B (zh) 一种低压降镜像电流源电路
CN102983853A (zh) 一种模拟平方电路
CN216774725U (zh) 用于输入级的差分对和运算放大器
CN115225047A (zh) 0.9v内核电压供电的全差分推挽输出运算放大器
US20020079966A1 (en) Differential amplifier having active load device scaling
US6831501B1 (en) Common-mode controlled differential gain boosting
US20150015326A1 (en) Bulk-modulated current source
Bansal et al. A novel current subtractor based on modified wilson current mirror using PMOS transistors
CN104218907A (zh) 衬底驱动低电压轨到轨运算放大器
Butkovic et al. Analysis of the CMOS differential amplifier with active load and single-ended output

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant