CN1585130A - 为改善相邻记忆胞元干扰的ono闪存数组 - Google Patents

为改善相邻记忆胞元干扰的ono闪存数组 Download PDF

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Abstract

一种为改善相邻记忆胞元干扰的ONO闪存数组，其在每一记忆胞元的信道单侧附近植入口袋或信道两侧附近植入不同浓度的口袋，使得每一记忆胞元具有不对称口袋，因而该内存数组在利用带对带程序化或抹除时，不受相邻记忆胞元的干扰，此外，亦可降低读取时相邻记忆胞元的干扰。

Description

为改善相邻记忆胞元干扰的ONO闪存数组
技术领域
本发明有关一种闪存，特别是关于一种为改善相邻记忆胞元干扰的0NO闪存数组。
背景技术
图1显示两个记忆胞元102及104的闪存数组100，包括一基底106、一ONO(Oxide-Nitride-Oxide)层108、多晶硅110及112、位线114、116及118、埋藏扩散区120、122及124、氧化层126、字符线128以及信道130及132。如图所示，ONO层108在基底106上，多晶硅110、112及氧化层126在ONO层108上，位线114在多晶硅110右侧的基底内，位线116在多晶硅110及112之间的基底内，位线118在多晶硅112左侧的基底内，埋藏扩散区120、122及124分别包覆在位线114、116及118的周围，字符线128两个多晶硅110及112，信道130在埋藏扩散区120及122之间，信道132在埋藏扩散区122及124之间。
当现有的闪存数组100使用带对带(band to band)程序化及抹除某一记忆胞元，例如图1中胞元104中ONO层108的资料136时，可能干扰与其相邻的记忆胞元102，使在胞元102中的资料134亦被程序化或抹除，同样地，在读取记忆胞元104中的资料136时，亦可能受到干扰，而无法取得正确的资料。
一般闪存数组由增加一额外偏压在源极来降低程序化、抹除时所产生的干扰，例如，图1中的胞元102，其被供应一-5V的电压至字符线128，一+5V的电压至位线116，以及一+3V的额外偏压至位线114。然而，增加一额外偏压将增加能量的消耗及控制线路的复杂度，因此，一种不须增加额外偏压，且可避免程序化及抹除时干扰相邻胞元的闪存数组乃为所冀。
发明内容
本发明的目的，在于揭露一种为改善相邻记忆胞元干扰的ONO闪存数组。
本发明的目的，另在于提供一种不对称的快闪记忆胞元。
根据本发明第一实施例，一种为改善相邻记忆胞元干扰的ONO闪存数组包括一基底，一ONO层在该基底上，一闸极在该ONO层上，一字符线在该闸极上，一第一及第二位线分别在该闸极两侧的该基底内，一第一及第二埋藏扩散区在该基底内分别包覆该第一及第二位线，一信道在该第一及第二埋藏扩散区之间，一第一及第二口袋分别在该信道两侧的附近与该第一及第二埋藏扩散区邻接。
根据本发明第二实施例，一种为改善相邻记忆胞元干扰的ONO闪存数组包括一基底，一ONO层在该基底上，一闸极在该ONO层上，一字符线在该闸极上，一第一及第二位线分别在该闸极两侧的该基底内，一第一及第二埋藏扩散区在该基底内分别包覆该第一及第二位线，一信道在该第一及第二埋藏扩散区之间，一口袋在该信道一侧的附近与该第一埋藏扩散区邻接。
本发明利用信道单侧口袋或两侧口袋浓度的不对称，使得内存数组在使用带对带程序化及抹除记忆胞元时不干扰其邻近的胞元，同时，本发明的不对称的记忆胞元亦可抑制读取时的干扰。
附图说明
图1为现有的闪存数组；
图2为本发明的第一实施例；
图3为本发明在使用带对带程序化或抹除胞元时，共享位线两侧的电洞注入电流；
图4为本发明在程序化时，汲极电压与电流的关系图；以及
图5为本发明的第二实施例。
图号说明
    100    闪存数组        102    记忆胞元      104    记忆胞元
    106    基底            108    ONO层         110    多晶硅
    112    多晶硅          114    位线          116    位线
    118    位线            120    埋藏扩散区    122    埋藏扩散区
    124    埋藏扩散区      126    氧化层        128    字符线
    130    信道            132    信道          134    资料
    136    资料            200    闪存数组      202    记忆胞元
    204    记忆胞元        206    基底          208    ONO层
    210    多晶硅          212    多晶硅        214    位线
    216    位线            218    位线          220    埋藏扩散区
    222    埋藏扩散区      224    埋藏扩散区    226    氧化层
    228    字符线          230    口袋          232    口袋
    234    信道            236    信道          238    位线
    240    位线            300    闪存数组      302    记忆胞元
    304    记忆胞元        306    袋            308    口袋
    216    左侧的电洞注入电流
    216    右侧的电洞注入电流
    242    有口袋的汲极电压与电流的曲线
    244    没有口袋的汲极电压与电流的曲线
    246    在源极增加额外偏压时没有口袋的汲极电压与电流的曲线
具体实施方式
图2为本发明为改善相邻记忆胞元干扰的ONO闪存数组200，其显示两个记忆胞元202及204，内存数组200包括一基底206、一ONO层208、作为闸极的多晶硅210及212、位线214、216及218、埋藏扩散区220、222及224、氧化层226、字符线228、口袋230及232以及信道234及236。如图所示，ONO层208在基底206上，多晶硅210、212及氧化层226在ONO层208上，位线214在多晶硅210右侧的基底内，位线216在多晶硅210及212之间的基底内，位线218在多晶硅212左侧的基底内，埋藏扩散区220、222及224分别包覆在位线214、216及218的周围，字符线228连接两个多晶硅闸极210及212，信道234在埋藏扩散区220及222之间，信道236在埋藏扩散区222及224之间，口袋230在信道234右侧附近与埋藏扩散区220邻接，口袋232在信道236右侧附近与埋藏扩散区222邻接。
图3为图2的实施例在使用带对带程序化或抹除时，共享位线两侧的电洞注入电流(hole injection current)，以位线216为例，波形238及240分别为位线216左侧及右侧所产生的电洞注入电流。由于位线216左侧具有口袋232，因此在施加电压于位线216来程序化或抹除胞元204时，位线216左侧所产生的电洞注入电流较大，如图3中波形238所示，而位线216右侧所产生的电洞注入电流较小，如图3中波形240所示。由于信道236右侧具有口袋232，在程序化或抹除时产生较大的电洞注入电流，电洞注入电流愈大则程序化及抹除的速度愈快，故胞元204程序化及抹除资料的速度高，因此，当胞元204被程序化或抹除时，不影响相邻胞元202。在读取胞元202的资料时，由于其左侧没有植入口袋，所以产生离子碰撞的机率降低，进而减少读取时所产生的干扰。此外，亦可增加一额外偏压于位线214，以得到更佳的效果。
图4为图2的实施例在程序化或抹除资料时，不同情况下汲极电压与电流的关系图，其中曲线242在埋藏扩散区邻接一口袋的情形下汲极电压与电流的关系曲线，曲线244在埋藏扩散区附近没有口袋的情形下汲极电压与电流的关系曲线，曲线246在埋藏扩散区附近没有口袋且在记忆胞元的源极增加一额外的3V偏压的情形下汲极电压与电流的关系曲线，由图可知，在有植入口袋的情况下所产生的汲电流均大于没有植入口袋，且于记忆胞元的源极增加一额外偏压可得到一较佳的结果。
图5所示的内存数组300为本发明的第二实施例，其显示两个记忆胞元302及304，内存数组300同样包括基底206、ONO层208、多晶硅210及212、位线214、216及218、埋藏扩散区220、222及224、氧化层226、字符线228、口袋230及232以及信道234及236。内存数组300与图2的内存数组200的差别在于内存数组300中信道234及236左侧附近亦分别植入口袋306及308，但是口袋306及308的浓度分别低于口袋230及232的浓度，使得胞元304在程序化或抹除时，位线216或埋藏扩散区222左侧所产生的电洞注入电流高于右侧，所以不会影响胞元302，且在读取胞元302的资料时，由于其左侧口袋306的浓度较低，所以产生离子碰撞的机率降低，进而减少读取时所产生的干扰。
本发明在每一记忆胞元的信道单侧附近植入口袋或信道两侧附近植入不同浓度的口袋，使得每一记忆胞元具有不对称口袋，因而该内存数组在利用带对带程序化或抹除时，不受相邻记忆胞元的干扰，此外，亦可降低读取时相邻记忆胞元的干扰。
以上对于本发明的较佳实施例所作的叙述系为阐明的目的，而无意限定本发明精确地为所揭露的形式，基于以上的教导或从本发明的实施例学习而作修改或变化是可能的，实施例为说明本发明的原理以及让熟习该项技术者以各种实施例利用本发明在实际应用上而选择及叙述，本发明的技术思想企图由以下的权利要求范围及其均等来决定。

Claims (3)

1、一种为改善相邻记忆胞元干扰的ONO闪存数组，其特征在于，包括：
一基底，具有一第一及第二埋藏扩散区；
一信道，在该第一及第二埋藏扩散区之间；
一ONO层，在该信道上方，供储存数据；
一第一口袋，在该信道一侧，与该第一埋藏扩散区邻接，具有一第一浓度；以及
一第二口袋，在该信道另一侧，与该第二埋藏扩散区邻接，具有一第二浓度。
2、如权利要求1所述的闪存数组，其特征在于，该第一浓度大于该第二浓度。
3、一种为改善相邻记忆胞元干扰的ONO闪存数组，其特征在于，包括：
一基底，具有一第一及第二埋藏扩散区；
一信道，在该第一及第二埋藏扩散区之间；
一ONO层，在该信道上，供储存数据；以及
一口袋，在该信道一侧，与该第一埋藏扩散区邻接。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5032881A (en) * 1990-06-29 1991-07-16 National Semiconductor Corporation Asymmetric virtual ground EPROM cell and fabrication method
US6348711B1 (en) * 1998-05-20 2002-02-19 Saifun Semiconductors Ltd. NROM cell with self-aligned programming and erasure areas
CN1231963C (zh) * 2001-07-12 2005-12-14 旺宏电子股份有限公司 氮化硅只读存储器的制造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100446221C (zh) * 2005-06-14 2008-12-24 旺宏电子股份有限公司 制造限制性电荷存储器的方法

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