CN1582399A - 具有输出缓冲控制的电子部件 - Google Patents

Abstract

为了在具有集成电路(2)的电子部件(1)中对于扫描模式规定没有缺点或没有限制地最佳化标准模式中的时序，该集成电路具有输出FFs(15)，输出FFs的输出数据在部件(1)的标准模式中分别转递给部件(1)的一个输出缓冲器(16)，通过控制信号控制该输出数据，其中在标准模式中由分配给输出缓冲器(16)的输出启动FF(18)提供该控制信号，并且在部件的扫描模式中由扫描启动单元(25)提供控制信号，本发明设置一种装置，在该装置中在扫描模式下扫描启动单元(25)控制至少两个输出缓冲器(16)。

Description

具有输出缓冲控制的电子部件

本发明涉及具有集成电路的电子部件，该集成电路具有输出触发器，该输出触发器的输出数据在部件的标准模式下分别转递给部件的一个输出缓冲器，通过控制信号控制该输出数据，其中在标准模式下由一个分配给输出缓冲器的输出启动触发器提供该控制信号，并且在部件的扫描模式下由扫描启动单元提供控制信号。

这种类型的电子部件常常形成为专用集成电路(ASICs)，其在制造之后经受多方面的鉴定方法。ASICs是具有简单功能的电路、比如触发器、倒相器、NAND和NOR的组合，以及如存储器阵列、加法器、计数器和锁相环的复杂结构的组合。在ASIC中组合了不同的电路，以实施确定的应用。在这种情况下ASICs应用在许多产品中，譬如象电子游戏、数字照相机、应用在汽车和PCs中的消费产品，以及应用在高技术产品中，譬如工作站和超级计算机中。

为了检验ASICs的功能，已知多种不同的“为测试设计”(DFT)的方法。DFT方法的优点在于，已经在部件的结构嵌入电路元件，这些元件使稍后基于扫描的测试成为可能，降低在ASICs电路板上所需测试点的数目并且同时回避不存在的、对芯片的访问点的问题。

这样一种DFT方法的一个实例是所谓的边界扫描(BS)，这种方法是根据IEEE 1149标准化的、芯片及电路板测试方法。边界扫描的细节例如在H.Bleeker的著作“Boundary-Scan-Test：A PracticalApproach”，Kluwer Academic Publishers 1993、ISBN 0-7923-9296-5中说明。在复杂的印刷电路板(PCBs)的制造中在板面上的所有连接测试基于边界扫描方法。由于这个原因在其它的集成电路和ASICs中也执行这个标准。可是根据对于边界扫描采取的硬件预先测试在部件的标准运行中、特别是在时序严格的接口中也出现关于输入和输出时序的一定限制。

在传统的芯片布置中在一个电路板上的两个芯片(芯片A和芯片B)形成一个接口，其中接口的单个数据路径从输出触发器，简称输出FF经过边界扫描输出单元的复用器、从输入/输出(I/O)缓冲器、电路板、芯片B的输入缓冲器通向输入节拍的输入FF。

在这个传统的布置中关于时序存在两个要求：

1.必须遵循从芯片A中的最后一个触发器直到芯片B中的第一触发器的最大渡越时间，这意味着对从芯片A中的触发器到芯片A上的输出管脚的渡越时间限制。

2.接口的各个数据路径的偏差，也就是说时滞、不得超过定义的极限。时滞一般在数据总线中表示在一个数据总线上在最慢的和最快的信号之间无意的渡越时间差。

由于在具有0.25μm(及其以下)刻画结构宽度的芯片工艺中的深亚微米效应导致，在芯片上导线的渡越时间主宰各个门电路的延迟，在芯片布局中力求，输出端的最后一个触发器(和后面的复用器)尽可能靠近I/O缓冲器安置。这同样适合于输出启动触发器、简称输出启动FF，这种触发器在传统布置中控制芯片的所有I/O缓冲器。对这种情况必须说明，在下面输出缓冲器的概念用作I/O缓冲器的同义词。

现在由此产生一个问题，较宽接口的I/O缓冲器分布在芯片的边缘，并因此到I/O缓冲器的输出启动FFs的路径有不同的渡越时间。在启动路径中最后一个触发器现在能，也就是说不再对于所有I/O缓冲器而是只对于由输出启动FF控制的I/O缓冲器组的一个缓冲器最佳安置。

为了实施边界扫描在芯片的最后或者第一触发器和I/O缓冲器之间，以及在输出启动FFs和I/O缓冲器之间设置边界扫描单元，这些边界扫描单元在扫描模式中可一起连接为移位寄存器。在扫描模式中也控制I/O缓冲器，可是在扫描模式中渡越时间问题(正如上面关于标准运行描述的)是无关紧要的，因为在扫描模式中工作频率处在标准模式的节拍频率的十分之一范围(典型地为12.5MHz)内。

由于在应用和执行时序严格的接口中才出现渡越时间问题，其中在133MHz的总线频率中到达严格的范围。可是根据越来越高的节拍频率将来在集成电路中，特别是在ASICs中时间严格的接口可能成为规定。

为了回避不同渡越时间的问题，已知，对于接口的每个数据路径规定一个具有后面的边界扫描单元的单独输出启动FF，该边界扫描单元准确控制分配的I/O缓冲器。这种结构虽然乍看起来解决了I/O时序的基本问题，因为能按时序准则布置各个输出启动FFs，可是提出了关于测试渡越时间的大问题，因为由于分配给附加的输出启动FFs的边界扫描单元显著加长了边界扫描链。此外必须执行相应附加的、用于实施边界扫描测试的硬件并且提高了仿真时间。

为了说明仿真渡越时间对输出启动FFs数目的依赖性下面给出一个实例：假设具有总共52个地址管脚、134个数据管脚、18个ECC管脚和一些控制管脚的SDRAM接口在上面描述的传统布置里、也就是说在这个可能出现渡越时间问题的布置里、必需12个输出启动FFs，其中9个用于数据管脚。这个被考虑的芯片总共有1291个边界扫描单元，其中757个是边界扫描输出单元。

对于每次仿真的准确布线的完整测试此外必须分别通过一个移位循环以“1”预先加载除了一个以外的所有输出启动FFs，该移位循环需要如此多的节拍，如边界扫描链的长度总计(1292节拍)，以用所谓的“外测试(Extest)”验证实际启动或者激活所属的管脚。对于该SDRAM接口的管脚总共需要12个移位循环，与此相比为了验证整个芯片，需要87个移位循环。

如果现在也还给每个数据输出管脚分配一个单个的输出启动FF，以回避在标准运行中上述的渡越时间问题，这样数据启动的数目从9个将可能上升到134个。现在总共将需要那就是说212个移位循环，这意味着仿真时间上升了2.43倍。必须注意，在此仅仅考虑一个接口。

另一个实例示出在组件生产中测试渡越时间对输出启动FFs的依赖性：在此列举的实例是具有1294个边界扫描单元、672个边界扫描输出单元和71个边界扫描启动单元、也就是说在扫描模式中用于控制I/O缓冲器的边界扫描单元的ASIC MECA。由于为每个边界扫描输出单元设置一个边界扫描启动单元，边界扫描链的长度提高了672-71＝601达到1294+601＝1895个边界扫描单元。因此边界扫描链的长度提高了46％并且测试时间提高了大约相同的百分比数值。

从中可以明显看出，必须把边界扫描单元的数目和特别是边界扫描启动单元的数目降到最低。

因此本发明基于这个问题，建立一个电子部件，在该部件中不出现渡越时间问题和时滞问题，并且用于边界扫描方法的硬件费用和设计费用仍然尽可能保持较低。

根据本发明通过一种电子部件解决这个任务，在该部件中在扫描模式下一个扫描启动单元控制至少两个输出缓冲器。

由此可能最小化并且平衡从数据路径和启动路径的输出端方面的最后一个触发器到管脚的渡越时间，不必为这个网络嵌入一个节拍树并且没有延长测试时间、仿真时间和测试器时间。

在本发明的一个有益安排中在输出FFs和其各自的输出缓冲器之间布置边界扫描单元，其在扫描模式中能够联接成为一个移位寄存器。由此实现完整的边界扫描功能。

根据另一个有益的实施方案每个输出启动FF经过一个控制复用器与输出缓冲器连接，以在扫描模式和标准模式中规定输出缓冲器的单独控制。

根据本发明的一个有益观点，控制复用器在标准模式中把输出启动FFs的控制信号提供给输出缓冲器并且在扫描模式中把扫描启动单元的控制信号提供给输出缓冲器，这规定了输出缓冲器的依赖模式的控制。

根据本发明的一个特别有益的实施方案，扫描启动单元具有一个用于控制输出缓冲器的第一控制输出端和一个用于控制至少一个另外输出缓冲器的第二控制输出端。由此本发明的扫描启动单元能控制多个输出缓冲器，仍然相应地同时具有根据IEEE 1149标准的边界扫描单元的功能性。

根据本发明的另一个特别有益的实施方案，扫描启动单元是一个分配给输出启动FF的、具有两个控制输出端的边界扫描单元，以便从由标准IEEE 1149已知的边界扫描单元出发规定本发明。

根据本发明的另一个实施方案，输出启动FF的控制复用器是边界扫描单元的输出复用器，一个扫描单元分配给该输出启动FF，以节省这样一个附加元件、即控制复用器并且在移位寄存器中集成这个扫描启动单元。

扫描启动单元的附加控制输出端有利地经过缓冲控制导线与另外输出缓冲器的至少一个控制复用器连接。因此扫描启动单元在扫描模式中可能控制多于在标准模式中由输出启动FF控制的输出缓冲器数目的输出缓冲器。

根据本发明的一个特别有益的实施方案，边界扫描单元在扫描模式中与扫描启动单元联接成为一个唯一的移位寄存器，以便设置一个移位寄存器用于测试所有的扫描单元。

在另一个有益的实施方案中控制复用器、从中央控制器出发，经过模式控制线路获得模式控制信号。因此规定一种控制复用器的特别简单的、待执行的控制。

在另一个其它实施方案中所有控制复用器由模式控制信号接入相同的状态。因此扫描启动单元在扫描模式中可能统一控制输出缓冲器并且输出启动FF在标准模式中可能统一控制输出缓冲器。

在另一个其它的实施方案中控制这些控制复用器的同一模式控制信号也控制边界扫描单元的复用器，这些边界扫描单元的复用器确定，是否来自输出FFs的数据或来自移位寄存器的插入的数据经过输出缓冲器输出。由此控制复用器的控制能特别简单地与边界扫描单元的控制组合。

在附图中示出了本发明的一个实施例，下面详细描述本发明的实施例。本专利申请的唯一附图示出了根据本发明的电子部件的图解描述。

图1示出了第一个根据本发明的、具有一个集成电路2的电子部件1和一个同样具有集成电路4的第二电子部件3。在电子部件中，在本情况下涉及专用集成电路(ASICs)，ASICs一般包含一个ASIC核心、一个输入区和一个输出区。在图1中仅仅示出了第一电子部件1的输出区5以及第二电子部件3的输入区6。

这两个电子部件1、3经过由地址ADR_O_0至ADR_O_31定义的接口7彼此在一个电路板(没有示出)上连接。接口7用于在部件或者ASICs1、3之间的数据交换。

第二ASICs 3的输入区6包含输入管脚8、这些输入管脚8分别与输入缓冲器9连接并且这些输入缓冲器再度与输入FFs 10连接。这些加入节拍(eintaktend)的输入触发器10或者输入FFs把输入的和取消节拍(abgetakteten)的数据转递给没有示出的ASIC核心，其中一般输入FFs 10属于核心。各自并联的边界扫描输入单元11处于输入缓冲器9和输入FFs 10之间。边界扫描输入单元11(BSCI)符合IEEE 1149标准并且在扫描模式中能经过移位寄存器线路12连接成为一个移位寄存器，以接收在输入管脚8上施加的测试数据，并且通过形成的移位寄存器移出用于分析的测试数据。在这种情况下首先在BSCIs 11的BSCI触发器14中接收输入数据。接下来为了形成移位寄存器如此连接BSCI复用器13，以致BSCIs经过移位寄存器线路12形成移位寄存器。

输出FFs 15位于ASICs 1的输出区5中，这些触发器15从没有示出的、前面的开关元件获得ASICs核心输出的数据。一般输出FFs 15属于ASIC核心并且与输入/输出缓冲器或者I/O缓冲器16连接。I/O缓冲器16在优选实施例中是三态输出缓冲器16。下面关于输出缓冲器只涉及三态输出缓冲器，可是必须说明在本发明的范围内也能使用另外的、例如双向缓冲器。输出缓冲器16能采用逻辑状态1、0以及高阻抗状态Z。

输出缓冲器16与输出管脚17连接，由此可能从ASIC 1进行数据转发并且进一步转发给第二ASIC 3。输出缓冲器16有一个启动输入端，其经过此后说明的控制复用器29与各自的输出启动FF 18、18a连接。输出启动FF 18、18a通过控制信号在ASIC 1的标准模式中控制输出缓冲器16的状态。输出启动FFs 18同输出FFs 15一样，从电子部件1的位于前面没有示出的开关元件获得其数据，并且该输出启动FFs 18一般分配给ASIC核心。

在输出FFs 15和输出缓冲器16之间布置边界扫描输出单元(BSCO)19。BSCO 19符合IEEE 1149标准，并且因此包含BSCO输入复用器20、第一BSCO触发器21、第二BSCO触发器22以及BSCO输出复用器23。BSCO输入复用器20按状态或者按插入的数据或者将来自输出FF 15的数据输入到BSCO第一触发器21。该触发器一方面经过移位寄存器线路12把数据转递给相邻的、在移位寄存器中后面的BSCO 19的BSCO输入复用器20，另一方面转递给第二BSCO触发器22。BSCO触发器22输出端，以及输出FF 15的输出为BSCO输出复用器23提供输入，以致当该复用器23接入扫描模式时复用器23输出来自第二BSCO触发器22的数据或在标准模式中经过输出缓冲器16输出输出FF的输出。

对于BSCO功能性的更准确描述参见IEEE 1149标准。可是在此注意，BSCO输出复用器23经过模式控制线路24从没有示出的抽头控制器获得模式控制信号。模式控制信号确定，是否来自输出FF 15的数据或也许作为测试矢量在BSCO 19中插入的来自第二BSCO触发器22的数据转递给输出缓冲器16。

根据本发明，在输出启动FF 18a，其在图1中以ADR_EN表示，和附属输出缓冲器16a之间连接一个适配的BSCO 25，这个BSCO 25在下面称为扫描启动单元25。扫描启动单元25用于在ASICs 1的扫描模式中控制ASICs1的输出缓冲器16，其中在优选实施例中扫描模式是根据IEEE 1149标准的边界扫描，但是也能是一个任意的、用于检查ASCIs 1的另外扫描方法。

扫描启动单元25与BSCO 19结构相同，就此而言具有一个输入复用器20a、第一触发器21a、第二触发器22a以及输出复用器23a，象其BSCO等效物一样这些元件承担类似功能。可是输入复用器20a给第一触发器21a或者提供来自输出启动FF 18a的输出缓冲控制数据或者提供插入的数据。

本发明的扫描启动单元此外具有第一控制输出端26和第二控制输出端27。输出复用器23a的输出与第一控制输出端26连接并且给输出缓冲器16a的启动输入端提供控制信号。在标准模式中输出复用器23a通过模式控制信号如此连接，以致输出启动FFs 18a的控制信号施加于输出缓冲器16a并控制该输出缓冲器。在扫描模式中输出复用器23a通过模式控制信号如此连接，以致来自扫描启动单元25的第二触发器22a的数据作为控制信号施加于输出缓冲器16。

第二控制输出端27使扫描启动单元25的第二触发器22a经过缓冲控制线路28与剩余的输出缓冲器16连接，也就是说与不是通过第一控制输出端26控制的输出缓冲器16连接。

在不是通过第一控制输出端26控制的输出缓冲器16和属于各自输出缓冲器16的输出启动FF 18之间分别布置一个控制复用器29。该控制复用器29获得输出启动FFs 18的控制信号和扫描启动单元25的第二触发器的控制信号作为输入。按控制复用器29的状态两个控制信号之一转交给各自输出缓冲器16用于控制缓冲器。这意味着，在标准运行期间各一个输出启动FF 18控制输出缓冲器16，在扫描模式中扫描启动单元监控所有输出缓冲器16。

未示出的抽头控制器在优选的实施例中由发送模式控制信号经过模式控制线路24控制这个控制复用器29的状态。因此在控制复用器29上象在BSCO输出复用器23和输出复用器23a上一样存在相同的模式信号并且优选地所有复用器接入相同的状态中。

下面现在说明ASICs的不同工作模式：

(A)在标准模式中输出FFs 15为来自第一ASIC 1的输出和第二ASIC 3中的输入获得数据。在图1中示例性地对于地址ADR_O_0通过箭头30表示标准运行的数据路径。来自输出FF 15的数据到达输出缓冲器16，因为没有为了扫描模式而激活BSCO输出复用器23。输出启动FF 18(ADR_EN_0)在标准模式中给输出缓冲器16发送一个控制信号，因为控制复用器29再次没有接入扫描模式。如果输出启动FFs 18的控制信号已激活输出缓冲器16，则从输出FF 15输出的数据经过输出管脚17和接口7到达第二ASICs 3的输入管脚8。紧接着数据现在在第二ASICs 3的输入FF 10中被取消节拍。

(B)在扫描模式中按照其制造测试ASICs 1、3。在优选实施例中扫描模式是边界扫描测试，其中进行部件1、3的输出端或者输入端的连接测试。为此，BSCO 19和BSIC 11以及部件的扫描启动单元25，通过BSCO输入复用器20、BSCI复用器13和扫描启动单元25的输入复用器20a的控制连接为一个移位寄存器。在这种情况下BSCOs 19、BSICs11和至少一个扫描启动单元25，通过移位寄存器线路12连接。以典型为12.5MHz的节拍，其约为标准运行节拍的十分之一，现在移位寄存器中插入测试矢量并且测试矢量到达第二BSCO触发器23以及到达扫描启动单元25的第二触发器。在图1中示例性地通过箭头31示出经过接口7的在扫描模式中的数据流。来自第二BSCO触发器22的数据经过BSCO输出复用器23到达输出缓冲器16，因为BSCO输出复用器23通过模式控制线路24接入扫描模式。数据从输出缓冲器16经过接口7进一步到达第二电子部件3的输入缓冲器9中。在那里数据经过接入扫描模式中的BSCI复用器13并到达BSCI触发器14中。在ASIC 3接收数据并且存入BSCI 19之后，能通过BSCI复用器13的转换产生移位寄存器并且经此从ASCI 3中读出用于分析。

总的来说可以确定，在标准模式中由各一个分配的输出启动触发器18实现输出缓冲器16的控制。这有这样的优点，触发器18与后面附属的控制复用器29一起能最佳安置在输出缓冲器16附近。只有这样才可能最小化并且平衡从数据启动或者数据控制路径的输出一侧最后一个触发器到输出管脚17的渡越时间，而不必为这个网络嵌入一个节拍树。

与此相反在扫描模式中扫描启动单元25控制一组输出缓冲器16。这引起，与传统的实现相比没有延长测试时间、仿真时间和测试器时间，因为不必执行附加的BSCO单元。

通过建立扫描启动单元25，其分别在扫描模式、特别是在边界扫描模式中承担一组输出缓冲器16的控制、并且通过应用各一个输出启动触发器18，具有用于在标准模式中控制输出缓冲器16的随在后面的控制复用器29，为了电子部件1的布局创造在标准模式中的时序最佳化的最好前提条件，对于扫描模式没有缺点或限制。

在半导体领域的新工艺中该布局的这样一种考虑非常有意义，出于“物理编辑”工具的越来越多的使用这在电路合成中已经推断出。

最后必须说明，在图1中仅仅示出了在两个ASICs之间的一部分接口。加点的线32应表明，由输出FFs 15、输出启动FFs 18、BSCOs 19、输出缓冲器16、扫描启动单元25、控制复用器29和连接形成的组按照在图1中公开的模式可以包含任意数目的元件。同理适合于在ASIC 3中的BSCIs 11的组。

在本发明的优选实施例中在一个组中只设置一个扫描启动单元25，该单元25在标准模式中控制该组的所有输出缓冲器16。可是也完全可以考虑如此大的组，在该组中在扫描模式下相对较低的节拍情况下，在扫描模式中的输出缓冲器16的控制分配给多个扫描启动单元25，以便能够最佳化输出缓冲器的控制时序。

专业人士容易理解，在一个接口中也可以彼此平行布置多个在图1中描述的组，也就是说一个扫描启动25分别控制一组输出缓冲器16并且多个这样的组共同形成ASICs的输出区5。

Claims (13)

1.具有集成电路(2)的电子部件(1)，该集成电路具有输出FFs(15)，该输出触发器的输出数据在部件(1)的标准模式中分别转递给部件(1)的一个输出缓冲器(16)，通过控制信号控制该该输出数据，其中在标准模式中由分配给输出缓冲器(16)的输出启动FF(18)提供该控制信号，并且在部件的扫描模式中由扫描启动单元(25)提供控制信号，其中在扫描模式中扫描启动单元(25)控制至少两个输出缓冲器(16)。

2.按照权利要求1的电子部件(1)，

其特征在于，

在输出FFs(15)和其各自的输出缓冲器(16)之间布置边界扫描单元(19)，该单元在扫描模式中联接成为一个移位寄存器。

3.按照上述权利要求之一的电子部件(1)，

其特征在于，

每个输出启动FF经过控制复用器(29)与输出缓冲器(16)连接。

4.按照上述权利要求之一的电子部件(1)，

其特征在于，

控制复用器(29)在标准模式中把输出启动FFs(18)的控制信号提供给输出缓冲器(16)并且在扫描模式中把扫描启动单元(19)的控制信号提供给输出缓冲器(16)。

5.按照上述权利要求之一的电子部件(1)，

其特征在于，

扫描启动单元(25)具有一个用于控制输出缓冲器(16a)的第一控制输出端(26)和一个用于控制至少一个另外的输出缓冲器(16)的第二控制输出端(27)。

6.按照上述权利要求之一的电子部件(1)，

其特征在于，

扫描启动单元(25)是一个分配给一个输出启动FF(18)的、具有两个控制输出端(26、27)的边界扫描单元。

7.按照权利要求6的电子部件(1)，

其特征在于，

输出启动FF(18)的控制复用器(23a)是边界扫描单元(25)的输出复用器(23a)，一个扫描启动单元(25)分配给该输出启动FF(18)。

8.按照上述权利要求之一的电子部件(1)，

其特征在于，

扫描启动单元(25)的附加控制输出端(27)经过缓冲控制线路(28)与一个其它的输出缓冲器(16)的至少一个控制复用器(29)连接。

9.按照上述权利要求之一的电子部件(1)，

其特征在于，

扫描模式是根据在IEEE1149中标准化的方法的边界扫描。

10.按照上述权利要求之一的电子部件(1)，

其特征在于，

边界扫描单元(19)在扫描模式中与扫描启动单元(25)联接成为一个唯一的移位寄存器。

11.按照上述权利要求之一的电子部件(1)，

其特征在于，

控制复用器(29)，以中央控制器为出发点，通过模式控制线路(24)获得模式控制信号。

12.按照上述权利要求之一的电子部件(1)，

其特征在于，

控制复用器(29)通过模式控制信号全部接入同一状态。

13.按照上述权利要求之一的电子部件(1)，

其特征在于，

控制控制复用器(29)的同一模式控制信号也控制边界扫描单元(19)的复用器(23)，该边界扫描单元(19)确定，是否经过输出缓冲器(16)输出来自输出FFs(15)的数据或来自移位寄存器的插入的数据。