ES2231726T3 - Modulo electronico y control del buffer de salida. - Google Patents

Abstract

Módulo electrónico (1) con un circuito integrado (2), que presenta FFs de salida (15) con elementos para la retransmisión de datos de salida en un modo de funcionamiento normal del módulo (1) a en cada caso un buffer de salida (16) del módulo (1) controlado mediante una señal de control, estando asociado a cada buffer de salida (16) un FF de autorización de salida (18) para aportar la señal de control, en el modo de funcionamiento normal y caracterizado porque están previstas células de autorización de escaneo (25) para aportar la señal de control a en cada caso como mínimo a un buffer de salida (16) en un modo de escaneo del módulo.

Description

Módulo electrónico y control del buffer de salida.

La invención se refiere a un módulo electrónico con un circuito integrado, que presenta flip-flops de salida, cuyos datos de salida en el modo normal de funcionamiento del módulo se transmiten en cada caso a un buffer de salida del módulo, controlándose mediante una señal de control, siendo portada la señal de control en el modo normal de funcionamiento por un flip-flop de autorización (Enable) de salida asociado al buffer de salida y siendo aportado en el modo de funcionamiento del módulo por las células de autorización (Enable) de escaneo.

Los módulos eléctricos de este tipo se configuran a menudo como circuitos integrados específicos de una aplicación, Application Specific Integrated Circuits (ASICs), que tras su fabricación son sometidos a extensos procedimientos de cualificación. Los ASICs son un conjunto de circuitos con funciones sencillas, como flip-flops, inversores, NANDs y NORs, así como estructuras más complejas como sistemas de memoria, sumadores, contadores y bucles de regulación de fase. Los distintos circuitos se combinan en un ASIC, para realizar una determinada aplicación. Al respecto, los ASICs se utilizan en múltiples como por ejemplo productos de consumo, como juegos de vídeo, cámaras digitales, en vehículos y PCs, así como en productos de "Highend technologie", como workstations y superordenadores.

Para comprobar la funcionalidad de los ASICs, se conocen diversos procedimientos de diseño para prueba (Design for test, DFT). La ventaja de los procedimientos DFT reside en que ya durante la constitución del circuito se introducen elementos de circuito que permiten una posterior prueba basada en escaneo, reduce la cantidad de puntos de prueba necesarios sobre el panel del ASIC y a la vez evita el problema de la no existencia de puntos de acceso sobre el
chip.

Un ejemplo de un procedimiento DFT como el citado, es el llamado escaneo de límites ("Boundary-Scan", BS), que es un procedimiento estandarizado según IEEE 1149 para pruebas de chips y de paneles. Detalles acerca del escaneo de límites ("Boundary-Scan") se describen por ejemplo en el libro "Boundary-Scan-Test: A practical approach", H. Gleeker, Kluwer Academic Publishers 1993, ISBN 0 7923-9296-5. En el procedimiento de escaneo de límites se basan todos los tests de uniones a nivel de panel en la fabricación de circuitos impresos ("printed Circuit Boards", PCBs). Por esta razón se realiza también este estándar en otros circuitos integrados y ASICs. Debido a las medidas que se toman en cuanto al hardware en relación con el escaneo de límites, resultan no obstante también determinadas limitaciones en cuanto a los tiempos (timings) de entrada y salida durante el funcionamiento normal del módulo, en particular en las interfaces críticas en cuanto a tiempo.

En una disposición clásica de chips, forman dos chips (chip A y chip B) sobre un panel una interfaz, conduciendo una única ruta de datos en la interfaz desde un flipflop de salida, denominado abreviadamente FF, a través de un multiplexor de una célula de salida de escaneo de límites, un buffer de entrada/salida (E/S), el panel y un buffer de entrada del chip de a la entrada del FF para los impulsos.

En esta configuración clásica resultan dos exigencias en cuanto a los tiempos:

1.

El tiempo máximo de recorrido desde el último flipflop en el chip A hasta el primer flipflop en el chip B debe ser mantenido, lo cual significa una limitación en cuanto al tiempo de recorrido desde el flipflop en el chip A hasta el pin de salida en el chip A.

2.

La desviación entre las distintas rutas de datos, es decir, del skew, de la interfaz, no deben sobrepasar límites definidos. El skew designa en general en un bus de datos la diferencia no deseada de tiempos de recorrido entre la señal más lenta y la más rápida sobre un bus de datos.

Puesto que los efectos Deep-Submicron en las tecnologías de chips con anchuras de estructura diseñadas de 0,25 \mum (e inferiores) provocan los tiempos de recorrido de las líneas en el chip dominen los retardos de las distintas puertas, se intenta en el diseño (lay-out) del chip que del último flipflop de una salida (y el subsiguiente multiplexor) se coloque lo más cerca posible el buffer de E/S. Esto rige igualmente para el flip-flop de autorización (Enable) de salida, denominado abreviadamente FF de autorización de salida, que en la disposición clásica controla todos los buffer de E/S de un chip. Aquí hay que indicar que a continuación el concepto buffer de salida se utiliza como sinónimo para buffers de E/S.

La US 6,266,801 B1 tiene como tarea básica hacer predecible la carga de la salida Q de un núcleo (core) lógico de un ASIC, para lograr un diseño lo más exacto posible de esta salida para las condiciones de carga y evitar un sobredimensionamiento. La US 6,266,801 B1 da a conocer una disposición en el que en el modo normal de funcionamiento, una única de salida de control Q del núcleo aporta una señal de autorización de salida para múltiples buffers de salida. Desde luego, resulta problemático en esta disposición que las líneas de autorización hacia los distintos buffers de salida necesariamente tengan diferente longitud y distintos tiempos de recorrido de señal.

Dicho con más precisión, surge el problema de que los buffers de E/S de una interfaz más amplia estén distribuidos por un borde del chip, y con ello las rutas de los FFs de autorización de salida hacia los buffers de E/S tengan distintos tiempos de recorrido. El último flipflop en la ruta de autorización no puede por lo tanto colocarse de manera óptima para todos los buffers de E/S, sino sólo para un buffer del grupo de buffers de E/S controlados por el FF de autorización de salida.

Para la realización del escaneo de límites ("Boundary Scan"), se prevén células de escaneo de límites entre el último o bien primer flipflop del chip y los buffers de E/S, así como entre los FFs de autorización de salida y los buffers de E/S, que en un modo de escaneo pueden conectarse conjuntamente para formar un registro deslizante. También en el modo de funcionamiento de escaneo se controlan los buffers de E/S, pero entonces los problemas de los tiempos de recorrido (tal como se describió antes en relación con el funcionamiento normal) juegan un papel secundario en el modo de escaneo, puesto que la frecuencia de funcionamiento en el modo de escaneo se encuentra en la gama de la décima parte (típicamente 12,5 MHz) de la frecuencia de impulsos para el modo de funcionamiento normal.

La problemática de los tiempos de recorrido sólo se presenta cuando se utilizan y realizan interfaces críticas en cuanto a tiempos, llegándose a un funcionamiento crítico para una frecuencia de bus de 133 MHz. Debido a que las frecuencias de los impulsos son cada vez mayores, deberían no obstante en el futuro ser usuales las interfaces críticas en cuanto a tiempos en circuitos integrados, en particular en ASICs.

Para evitar el problema de los diferentes tiempos de recorrido, se conoce la práctica de prever para cada ruta de datos de la interfaz un FF de autorización de salida separado con subsiguiente célula de escaneo de límites, que controlan exactamente un buffer de E/S asignado. Esta arquitectura soluciona ciertamente a primera vista el problema primario de los tiempos de E/S, puesto que los distintos FFs de autorización de salida pueden estar dispuestos en función de los criterios de tiempo, pero introduce no obstante un gran problema en cuanto a los tiempos de recorrido de prueba, ya que la cadena de escaneo de límites se hace bastante más larga debido a las células de escaneo de límites asociadas a los FFs de autorización de salida adicionales. Además, hay que implementar el correspondiente hardware adicional para realizar la prueba de escaneo de límites y se elevan los tiempos de simulación.

Para explicar la dependencia entre el tiempo de recorrido de la simulación y la cantidad de FFs de autorización de salida, se dará un ejemplo a continuación: supongamos que una interfaz SDRAM con un total de 52 pines de direccionamiento, 134 pines de datos, 18 pines de ECC y varios pines de control necesita en la disposición clásica antes descrita, es decir, en la disposición en la que vuelven a presentarse los problemas del tiempo de recorrido, 12 FFs de autorización de salida, los cuales 9 se utilizan para pines de datos. El chip considerado tiene en total 1291 células de escaneo de límites, de ellas son 757 células de salida de escaneo de límites.

Para una prueba completa del cableado completo por cada simulación deben, entre otros, cargarse previamente con "1" todos los FFs de autorización de salida excepto uno, mediante un ciclo de desplazamiento que necesita tantos impulsos como sea la longitud de la cadena de escaneo de límites (1292 impulsos), para verificar con un llamado "extest" la autorización o bien la activación efectiva de los correspondientes pins. Para los pins de la interfaz SDRAM se necesitan en total por lo tanto 12 ciclos de desplazamiento, y comparativamente se necesitan 87 ciclos de desplazamiento para verificar el chip completo.

Si se asigna ahora también además a cada pin de salida de datos un FF de autorización de salida propio, para evitar durante el funcionamiento normal los problemas de los tiempos de recorrido antes descritos, entonces aumentará la cantidad de autorizaciones de datos de 9 a 134. En total se necesitarían entonces por lo tanto 212 ciclos de desplazamiento, lo que significa un aumento de tiempo de simulación en un factor de 2,43. Hay que tener en cuenta que aquí sólo se ha tenido en cuenta una interfaz.

Otro ejemplo más muestra la dependencia entre el tiempo de recorrido de prueba en la fabricación de módulos en la cantidad de FFs de autorización de salida: como ejemplo tenemos aquí el ASIC MECA con 2194 células de escaneo de límites, 672 células de salida de escaneo de límites y 71 células de autorización de escaneo de límites, es decir, células de escaneo de límites para el control de los buffers de E/S en el modo de escaneo. Puesto que para cada célula de escaneo de límites se prevé una célula de autorización de escaneo de límites, aumenta la longitud de escaneo de límites en 672 - 71 = 601 hasta 1294 + 601 = 1895 células de escaneo de límites. Con ello aumenta la longitud de escaneo de límites en un 46% y el tiempo de prueba aproximadamente en el mismo valor porcentual.

Aparte que aquí queda claro que es necesario minimizar la cantidad de células de escaneo de límites y en particular de células de autorización de escaneo de límites.

La invención tiene por lo tanto como problema básico lograr un modo electrónico en los que no se presenten problemas de tiempos de recorridos ni problemas de skew, y que no obstante se mantenga lo más reducido posible el coste en hardware y diseño para el procedimiento de escaneo de límites.

Esta tarea se resuelve en el marco de la invención mediante un módulo electrónico en el que en el modo de escaneo una célula de autorización de escaneo controle al menos dos buffer de salida.

De esta manera es posible minimizar y equilibrar el tiempo de recorrido desde el último flipflop del lado de salida de la ruta de los datos y de autorización hasta el pin, sin tener que introducir un árbol de relojes para estas redes y sin que se alarguen los tiempos de prueba, simulación y testeado.

En un perfeccionamiento ventajoso de la presente invención, están dispuestos entres los FFs de salida y sus correspondientes buffers de salida células de escaneo de límites, que en el modo de escaneo se interconectan formando un registro deslizante. De esta manera se logra la plena funcionalidad de escaneo de límites.

Según otra forma constructiva ventajosa, cada FF de autorización de salida está unido mediante un multiplexor de control con un buffer de salida, para prever el control separado del buffer de salida en los modos de escaneo y normal.

Según otro aspecto ventajoso de la presente invención aporta el multiplexor de control en el modo de funcionamiento normal la señal de salida del FF de autorización de salida al buffer de salida y en el modo de escaneo las señales de control de una célula de autorización de escaneo al buffer de salida, lo cual prevé un control dependiente del modo de funcionamiento del buffer de salida.

Según una forma constructiva especialmente preferente de la invención, presentan las células de autorización de escaneo una primera salida de control para controlar un buffer de salida y una segunda salida de control para el control de al menos otro buffer de salida. De esta manera pueden controlar las células de autorización de escaneo correspondientes a la invención varios buffer de salida, presentando no obstante a la vez la funcionalidad de las células de escaneo de límites correspondiente al estándar IEEE 1149.

Según otra forma constructiva especialmente ventajosa de la presente invención, la célula de autorización de escaneo es una célula de escaneo de límites asociada a un FF de autorización de salida con dos salidas de control para partiendo de las células de escaneo de límites conocidas por el estándar IEEE 1149, prever la presente invención.

Según otra forma constructiva de la presente invención, el multiplexor de control del FF de autorización de salida, que lleva asociada una célula de autorización de escaneo es el multiplexor de salida de la célula de escaneo de límites, para de esta manera ahorrarse una pieza adicional, el multiplexor de control, e integrar la célula de autorización de escaneo en el registro deslizante.

De manera ventajosa la salida de control adicional de la célula de autorización de escaneo está unida mediante líneas de control de buffer con al menos un multiplexor de control de otro buffer de salida. De esta manera es posible que la células de autorización de escaneo controle una cierta cantidad de buffers de salida en el modo de escaneo, la cual es mayor que la cantidad de buffers de salida controlados en el modo de funcionamiento normal por un FF de autorización de escaneo.

Según una forma constructiva especialmente ventajosa de la presente invención, se interconectan las célula de escaneo de límites en el modo de escaneo con las células de autorización de escaneo para formar un único registro deslizante, para prever un registro deslizante para la prueba de toas las células de escaneo.

En otra forma constructiva ventajosa, el multiplexor de control define, partiendo de un controlador central, señales de control del modo de funcionamiento a través de líneas de control del modo de funcionamiento. De esta manera se prevé un control del multiplexor de control especialmente fácil de implementar.

En otra forma constructiva adicional, se conectan todos los multiplexores de control mediante las señales de control de funcionamiento al mismo estado. De esta manera es posible un control unificado de los buffers de salida mediante las células de autorización de escaneo en el modo de funcionamiento de escaneo y mediante los FF de autorización de salida durante el funcionamiento normal.

En otra forma constructiva adicional, controlan las mimas señales de control del modo de funcionamiento que controlan el multiplexor de control también los multiplexores de las células de escaneo de límites, que determinan si se emiten a través del buffer de salida datos a partir de los FFs de salida o datos desplazados a partir del registro de deslizamiento. De esta manera puede combinarse el control del multiplexor de control de manera especialmente sencilla con el control de las células de escaneo de límites.

Un ejemplo de ejecución de la invención se representa en el dibujo y se describirá más en detalle a continuación. La única figura de la solicitud muestra una representación esquemática de un módulo electrónico según la presente invención.

La figura 1 muestra un primer módulo electrónico 1 correspondiente a la invención con un circuito integrado 2 y un segundo módulo electrónico 3 igualmente con un circuito integrado 4. Los módulos electrónicos son en el presente caso circuitos integrados específicos de aplicación, Application Specific Integrated Circuits (ASICs), que en general incluyen un núcleo ASIC, una zona de entrada y una zona de salida. En la figura 1 se ha representado únicamente la zona de salida 5 del primer módulo electrónico 1, así como la zona de entrada 2 del segundo módulo electrónico 3.

Ambos módulos electrónicos 1, 3 están conectados entre sí mediante una interfaz 7, definida por las direcciones ADR_O_0 hasta ADR_O_31 a un panel (no representado). La interfaz 7 sirve para el intercambio de datos de los módulos o bien ASICs 1, 3.

La zona de entrada 6 del segundo ASIC 3 incluye pins de entrada 8, que en cada caso están unidos con los buffers de entrada 9, y estos a su vez están unidos con diferentes FFs de entrada 10. Los flipflops de entrada 10 o bien FFs de entrada para los impulsos retransmiten los datos introducidos y conducidos por los impulsos al núcleo ASIc no representado, a los núcleos ASIC no representados, perteneciendo en general los FFs de entrada 10 al núcleo. Entre los buffers de entrada 9 y los FFs de entrada 10 se encuentran conectadas en paralelo en cada caso células de entrada de escaneo de límites 11. Las células de entrada de escaneo de límites 11 (BSCI) corresponden al estándar IEEE 1149 y pueden conectarse en el modo de escaneo mediante líneas de registro deslizante 12 para formar un registro deslizante, para tomar los datos de prueba que llegan a los pines de entrada 8 y para desplazar a través del registro deslizante formado los datos de prueba para el análisis. Aquí se toma los datos de entrada primeramente en flipflops BSCI 14 de los BSCIs 11. A continuación y para formar el registro deslizante se conectan los multiplexores BSCI 13 de tal manera que los BSCIs forman a través de las líneas de registro deslizante 12 el registro deslizante.

En la zona de salida 5 del ASIC 1 se encuentran los FFs de salida 15, que reciben datos que emite el núcleo ASIC de elementos de conexión precedentes no representados. Los FFs de salida 15 pertenecen en general al núcleo ASIC y están unidos con buffers de entrada/salida o bien buffers de E/S 16. Los buffers de E/S 16 son en el ejemplo de ejecución precedente buffers de salida de triestado (tristate) 16. A continuación se hará referencia a los mismos simplemente como buffers de salida, pero hay que señalar no obstante que también pueden emplearse no obstante otros buffers por ejemplo bidireccionales en el marco de la presente invención. Los buffers de salida 16 pueden asumir los estados lógicos 1, 0 así como un estado de elevada impedancia Z.

Los buffers de salida 16 están unidos con pins de salida 17, con lo que es posible una transmisión de los datos a partir de ASIC 1 y a continuación al segundo ASIC 3. Los buffers de salida 16 tienen una entrada de autorización que está unida mediante un multiplexor 29 que después se describirá con el correspondiente FF de autorización de salida 18, 18a. Los FFs de autorización de salida 18, 18a controlan mediante una señal de control durante el funcionamiento normal del ASIC 1 el estado del buffer de salida 16. Los FFs de autorización de salida 18 tienen su datos al igual que los FFs de salida 15 de elementos de conexión no representados del módulo electrónico 1, y son asignados en general al núcleo ASIC.

Entre los FFs de salida 15 y los buffers de salida 16, están dispuestas células de salida de escaneo de límites (BSCO) 19. Los BSCO 19 adicionales corresponden al estándar IEEE 1149 e incluyen por lo tanto un multiplexor de entrada BSCO 20, un primer flipflop BSCO 21, un segundo flipflop BSCO 22, así como un multiplexor de salida BSCO 23. El multiplexor de entrada BSCO 20 retransmite, en función del estado correspondiente, bien los datos desplazados o bien los datos de los FFs de salida 15 en el primer flipflop BSCO 21. Este emite los datos por un lado a través de líneas del registro deslizante al multiplexor de entrada BSCO 20 del BSCO 19 contiguo, que le sigue en el registro BSCO 19 y por otro lado al segundo flipflop BSCO 22. La salida del segundo flipflop BSCO 22, así como el FF de salida 15, aportan las entradas para el multiplexor de salida BSCO 23, con lo cual el multiplexor 23, cuando el mismo está conectado en el modo de escaneo, emite los datos al segundo flipflop BSCO 22, o bien en el funcionamiento normal las salidas de los FFs de salida a través del buffer de salida 16.

Para una descripción más precisa del modo de funcionamiento de BSCO, remitimos al estándar IEEE 1149. No obstante, indiquemos aquí que el multiplexor de salida BSCO 23 recibe a través de líneas de control de modo 24 una señal del control de modo de un controlador de Tap no representado. La señal de control de modo del funcionamiento determina si los datos procedentes de los FFs de salida 15 dado el caso como vectores de prueba en los datos desplazados del BSCO 19 a partir del segundo flipflop BSCO 22, han de ser retransmitidos a los buffers de salida 16.

Según la presenta invención, se conecta entre un FF de autorización de salida 18a, designado en la figura 1 con ADR_EN y el correspondiente buffer de salida 16a, un BSCO 25 adaptado, que a continuación se denominará célula de autorización de escaneo 25. La célula de autorización de escaneo 25 sirve para el control del buffer de salida 16 del ASIC 1 en un modo de funcionamiento de escaneo del ASIC 1, siendo en el ejemplo de ejecución preferente el modo de escaneo un escaneo de límites según el estándar IEEE 1149, pero pudiéndose también cualquier otro procedimiento de escaneo para comprobar el ASIC 1.

La célula de autorización de escaneo 25 es de igual constitución que el BSCO 19, que presenta en este sentido un multiplexor de entrada 20a, un primer flipflop 21a, un segundo flipflop 22a, así como un multiplexor de salida 23a, que asume funciones similares a los de su BSCO equivalente. El multiplexor de entrada 20a aporta no obstante bien datos de control del buffer de salida a partir del FF de autorización de salida 18a o bien datos desplazados en el primer flipflop 21a.

La primera célula de autorización de escaneo de la presente invención presenta además una salida de control 26 y una segunda salida de control 27. La salida del multiplexor de salida 23a está unida con la primera salida de control 26 y aporta una señal de control a la entrada de autorización del buffer de salida 16a. En el modo de funcionamiento normal, está conectado el multiplexor de salida 23a, a través de la señal de control del modo de funcionamiento de tal manera que aparece una señal de control del FF de autorización de salida 19a en el buffer de salida 16a y controla el mismo. En el modo de escaneo, el multiplexor de salida 23a está conectado a través de la señal de control del modo de funcionamiento de tal manera que los datos del segundo flipflop 22a de la célula de autorización 25 llegan al buffer de salida 16 como señal de control.

La segunda salida de control 27 une el segundo flipflop 22a de la célula de autorización de escaneo 25 a través de líneas de control de buffer 28 con los restantes buffers de salida 16, es decir, con los buffers de salida 16 que no han sido controlados a través de la primera salida de control 26.

Entre los buffers de salida 16 que no han sido controlados a través de la primera salida de control 26 y el FF de autorización de salida 18 que pertenece al correspondiente buffer de salida 16, está dispuesto en cada caso un multiplexor de control 29. El multiplexor de control 29 recibe como entradas la señal de control del FF de autorización de salida 18 y la señal de control del segundo flipflop de la célula de autorización de escaneo 25. En función del estado del multiplexor de control 29 se retransmite una de ambas señales de control al correspondiente buffer de salida 16 para su control. Esto significa que durante el funcionamiento normal en cada caso un FF de autorización de salida 18 controla un buffer de salida 16, controlado en el modo de escaneo la célula de autorización de escaneo todos los buffers de salida 16.

El controlador TAP no representado controla en el ejemplo de ejecución precedente mediante el envío de la señal de control en el modo de funcionamiento a través de las líneas de control de modo 24 el estado el multiplexor de control 29. Así llega a los multiplexores de control 29 la misma señal de modo de funcionamiento que con los multiplexores de salida 23 y el multiplexor de salida 23a y están conectados, de forma preferente, todos al mismo estado.

A continuación, se describe los diferentes modos de funcionamiento del ASIC:

(A) En el modo de funcionamiento normal reciben los FFs de salida 15 datos para la salida del primer ASIC 1 y la entrada en el segundo ASIC 3. La ruta de datos para el funcionamiento normal se representa en la figura 1 a modo de ejemplo para la dirección ADR_O_0 mediante la flecha 30. Los datos del FF de salida 15 llegan al buffer de salida 16, ya que el multiplexor de salida BSCO 23 no está activado para el modo de escaneo. El FF de autorización de salida 18 (ADR_EN_0) envía en el funcionamiento normal una señal de control al buffer de salida 16, ya que el multiplexor de control 29 a su vez no está conectado al modo de escaneo. Cuando la señal de control del FF de autorización de salida 18 ha activado el buffer de salida 16, llegan los datos emitidos por el FF de salida 15 a través del pin de salida 17 y la interfaz 7 al pin de entrada 8 del segundo ASIC 3. Los datos son ahora a continuación conducidos por impulsos en el FF de entrada 10 del segundo ASIC 3.

(B) En el modo de funcionamiento de escaneo, se comprueban los ASICs 1, 3 tras su fabricación. En el ejemplo de ejecución precedente el modo de escaneo es un test de escaneo de límites, teniendo lugar un test de uniones de las salidas y entradas de los módulos 1, 3. Para ello, se conectan los BSCO 19 y el BSCI 11, así como las células de autorización de escaneo 25 de un módulo para formar un registro deslizante mediante el control de los multiplexores de entrada BSCO 20, de los multiplexores BSCI 13 y del multiplexor de entrada 20a de la célula de autorización de escaneo 25 para formar un registro deslizante. Al respecto, están unidos los BSCO 19, los BSCI 11 y las células de autorización de escaneo 25, de las que al menos hay una, mediante las líneas de registro deslizante 12. Con una velocidad de impulsos típica de 12,5 MHz, que se corresponde claramente con la décima parte de la frecuencia de funcionamiento normal, se desplazan ahora en el registro deslizante los vectores de prueba y llegan al segundo flipflop BSCO 23, así como al segundo flipflop de la célula de autorización de escaneo 25. El flujo de datos en el modo de funcionamiento de escaneo a través de la interfaz 7 se representa a modo de ejemplo mediante la flecha 21 en la figura 1. Los datos del segundo flipflop BSCO 22 llegan pasando por el multiplexor de salida BSCO 23 al buffer de salida 16, ya que el multiplexor de salida BSCO 23 está conectado a través de las líneas de control de modo de funcionamiento 24 al modo de escaneo. Desde el buffer de salida 16 llegan los datos continuando a través de la interfaz 7 al buffer de entrada 9 del segundo módulo electrónico 3. Allí llegan los datos a través del multiplexor BSCI 13 conectado al modo de funcionamiento de escaneo y al flipflop BSCI 14. Una vez que los datos han sido recibidos por el ASIC 3 y almacenados en el BSCI 19, puede generarse mediante la conmutación de los multiplexores BSCI 13 el registro deslizante y a través de él leerse a partir del ASIC 3 para su análisis.

Resumiendo, puede observarse que en el modo de funcionamiento normal el control de un buffer de salida 16 tiene lugar en cada caso desde un flipflop de autorización de salida 18 asignado. Esto aporta la ventaja de que este flipflop 18 con su subsiguiente multiplexor de control 29 correspondiente, puede colocarse óptimamente en la inmediata proximidad del buffer de salida 16. Solamente así es posible minimizar y equilibrar los tiempos de recorrido desde el último flipflop del lado de salida de la ruta de autorización o bien control de datos hasta el pin de salida 17, sin que haya que insertar un árbol de reloj para estas redes.

Por el contrario, en el modo de funcionamiento de escaneo un grupo de buffers de salida 16 es controlado por una célula de autorización de escaneo 25. Esto trae como consecuencia que los tiempos de prueba, simulación y testeo no se alarguen en relación con las implementaciones tradicionales, ya que deben ser implementadas células BSCO adicionales.

Al obtenerse las células de autorización de escaneo 25, que en cada caso asumen en control de un grupo de buffers de salida 16 en el modo de funcionamiento de escaneo, en particular en el modo de escaneo de límites, mediante la utilización en cada caso de un flipflop de autorización de salida 18 con un subsiguiente multiplexor de control 29 para el control del buffer de salida 16 en el modo de funcionamiento normal, se logran para el diseño del módulo electrónico 1 las mejoras premisas para una optimización de los tiempos en el modo de funcionamiento normal sin inconvenientes ni limitaciones en el modo normal de escaneo.

Una consideración como la indicada en el diseño gana importancia en las nuevas tecnologías en el sector de los semiconductores, lo cual puede deducirse de la creciente aplicación de las herramientas de "Physical Compile" ya en la síntesis de circuitos.

Finalmente, hay que señalar que en la figura 1 solamente se ha representado un detalle de una interfaz entre dos ASICs. La línea de puntos 32 indica que el grupo formado por FFs de salida 15, FFs de autorización de salida 18, BSCOs 19, buffers de salida 16, células de autorización de escaneo 25, multiplexor de control 29 y uniones, puede incluir cualquier número de elementos según el esquema dado a conocer en la figura 1. Lo mismo rige para el grupo de BSCIs 11 en el ASIC 3.

En el ejemplo de ejecución precedente de la presente invención, se prevé en un grupo sólo una célula de autorización de escaneo 25, que controla todos los buffers de salida 16 en el modo de funcionamiento normal. No obstante, puede pensarse también en grupos tan grandes que en los mismos incluso en el modo de escaneo con una velocidad de impulsos relativamente baja, se reparta el control de los buffers de salida 16 en el modo de escaneo entre varias células de autorización de escaneo 25, para permitir una optimización de los tiempos de control de los buffers de salida.

Tal como puede complementar fácilmente un especialista, deben estar dispuestos también varios grupos representados en la figura 1 en una interfaz en paralelo entre sí, es decir, en cada caso una autorización de escaneo 25 sirva a un grupo de buffers de salida 16 y varios de estos grupos forman conjuntamente la zona de salida 5 del ASIC.

Claims (13)

1. Módulo electrónico (1) con un circuito integrado (2), que presenta FFs de salida (15) con elementos para la retransmisión de datos de salida en un modo de funcionamiento normal del módulo (1) a en cada caso un buffer de salida (16) del módulo (1) controlado mediante una señal de control, estando asociado a cada buffer de salida (16) un FF de autorización de salida (18) para aportar la señal de control, en el modo de funcionamiento normal y

caracterizado porque están previstas células de autorización de escaneo (25) para aportar la señal de control a en cada caso como mínimo a un buffer de salida (16) en un modo de escaneo del módulo.

2. Módulo electrónico (1) según la reivindicación 1,

caracterizado porque entre el FF de salida (15) y sus correspondientes buffers de salida (16) en el modo de escaneo están dispuestas células de escaneo de límites (19) que pueden conectarse en modo de escaneo para formar un registro deslizante.

3. Módulo electrónico (1) según la reivindicación 2,

caracterizado porque el módulo (1) en modo de funcionamiento de escaneo presenta un registro deslizante formado por las células de escaneo de límites (19) y por las células de autorización de escaneo (25).

4. Módulo electrónico (1) según una de las reivindicaciones precedentes,

caracterizado porque las células de autorización de escaneo (25) presentan una primera salida de control (26) para el control de los buffers de salida (16a) y una segunda salida de control (27) para el control de al menos otro buffer de salida (16).

5. Módulo electrónico (1) según una de las reivindicaciones precedentes,

caracterizado porque cada célula de autorización de escaneo (25) es una célula de escaneo de límites asociada a un FF de autorización de salida con dos salidas de control (26, 27).

6. Módulo electrónico (1) según una de las reivindicaciones precedentes,

caracterizado porque cada FF de autorización de salida está unido mediante un multiplexor de control (29) con un buffer de salida (16) para aportar la señal de control del FF de autorización de salida al buffer de salida (16) en el modo de funcionamiento normal.

7. Módulo electrónico (1) según la reivindicación 6,

caracterizado porque el multiplexor de control (29) está unido además con una de las células de autorización de escaneo (25) para aportar la señal de control de la célula de autorización de escaneo (25) al buffer de salida (16).

8. Módulo electrónico (1) según una de las reivindicaciones 6 ó 7,

caracterizado porque el multiplexor de control (29) del FF de autorización de salida (18), que lleva asociada una célula de autorización de escaneo (25), es el multiplexador de salida de la célula de escaneo de límites (25).

9. Módulo electrónico (1) según una de las reivindicaciones 6 a 8,

caracterizado porque la segunda salida de control (27) de la célula de autorización de escaneo (25) está unida mediante líneas de control de buffer (28) con al menos un multiplexor de control (29) de otro buffer de salida (16).

10. Módulo electrónico (1) según una de las reivindicaciones 6 a 9,

caracterizado porque el módulo presenta un controlador central para aportar las señales de control del modo de funcionamiento a través de líneas de control de modo (24) a los multiplexores de control (29).

11. Módulo electrónico (1) según la reivindicación 10,

caracterizado porque el controlador central está además previsto para aportar señales de control del modo de funcionamiento para conectar todos los multiplexores de control (29) al mismo estado.

12. Módulo electrónico (1) según la reivindicación 10 u 11,

caracterizado porque el controlador central está además previsto para aportar las señales de control del modo que controlan los multiplexores de control (29), también al multiplexor (23) de las células de escaneo de límites (19), que determinan si se emiten datos desde los FFs de salida (15) o bien datos desplazados desde el registro deslizante a través de los buffers de salida (16).

13. Módulo electrónico (1) según una de las reivindicaciones precedentes,

caracterizado porque el modo de escaneo es un escaneo de límites según el procedimiento estandarizado en IEEE 1149.