CN1580913A - 薄膜晶体管阵列基板 - Google Patents

Abstract

一种薄膜晶体管阵列基板，主要在扫描配线或共享配线的上方形成一连接导体层，通过连接导体层将位于扫描配线或共享配线上方的下电极电性连接，以利用像素电极与下电极耦合成一第二金属层/绝缘层/铟锡氧化物层的储存电容。

Description

薄膜晶体管阵列基板

技术领域

本发明是有关于一种薄膜晶体管阵列基板(TFT array)，且特别是有关于一种具有第二金属层/绝缘层/铟锡氧化物层(Metal-Insulator-ITO)架构的储存电容的薄膜晶体管阵列基板。

背景技术

针对多媒体社会的急速进步，多半受惠于半导体元件或显示装置的飞跃性进步。就显示器而言，阴极射线管(Cathode Ray Tube，CRT)因具有优异的显示品质与其经济性，一直独占近年来的显示器市场。然而，对于个人在桌上操作多数终端机/显示器装置的环境，或是以环保的观点切入，若以节省能源的潮流加以预测，阴极射线管因空间利用以及能源消耗上仍存在很多问题，而对于轻、薄、短、小以及低消耗功率的需求无法有效提供解决之道。因此，具有高画质、空间利用效率佳、低消耗功率、无辐射等优越特性的薄膜晶体管液晶显示器(Thin Film Transistor Liquid Crystal Display，TFT LCD)已逐渐成为市场的主流。

薄膜晶体管液晶显示器(TFT-LCD)主要由薄膜晶体管阵列基板、彩色滤光阵列基板和液晶层所构成，其中薄膜晶体管阵列基板是由复数个阵列排列的薄膜晶体管以及与每一个薄膜晶体管对应配置的像素电极(pixel electrode)所组成。而薄膜晶体管系用来作为液晶显示单元的开关元件。此外，为了控制个别的像素单元，通常会经由扫描配线(scan line)与数据配线(date line)以选取特定的像素，并通过提供适当的操作电压，以显示对应此像素的显示数据。另外，上述的像素电极的部分区域通常会覆盖于扫描配线或是共享配线(common line)上，以形成储存电容。公知技术中，常见的储存电容可区分为第一金属层/绝缘层/第二金属层(Metal-Insulator-Metal，MIM)以及第一金属层/绝缘层/铟锡氧化物层(Metal-Insulator-ITO，MII)两种架构，以下将针对上述两种架构的储存电容结构进行详细之说明。

图1为公知第一金属层/绝缘层/第二金属层(MIM)架构的储存电容的剖面示意图。请参照图1，在公知的像素结构中，第一金属层/绝缘层/第二金属层(MIM)架构的储存电容Cst通常通过扫描配线或共享配线100与其上方的上电极120耦合而成。值得注意的是，在第一金属层/绝缘层/第二金属层(MIM)架构的储存电容中，扫描配线或共享配线100与上电极120通过栅极绝缘层110彼此电性绝缘，因此储存电容值Cst与栅极绝缘层110的厚度有关。换言之，栅极绝缘层110的厚度越小，储存电容值Cst就越大。此外，像素电极140通过保护层130中的接触窗132与上电极120电性连接。

图2为公知第一金属层/绝缘层/铟锡氧化物层(MII)架构的储存电容的剖面示意图。请参照图2，在公知的像素结构中，第一金属层/绝缘层/铟锡氧化物层(MII)架构的储存电容通常通过扫描配线或共享配线200与其上方的像素电极230耦合而成。与第一金属层/绝缘层/第二金属层(MIM)架构不同之处在于，第一金属层/绝缘层/铟锡氧化物层(MII)架构的储存电容中的扫描配线或共享配线200与像素电极230通过栅极绝缘层210与保护层220彼此电性绝缘，因此储存电容值Cst与栅极绝缘层210及保护层220的总厚度有关。换言之，栅极绝缘层210及保护层220的总厚度越小，储存电容值Cst就越大。

在公知的薄膜晶体管阵列基板中，若要在不影响开口率的前提下增加储存电容值Cst，则必须缩减栅极绝缘层210及/或保护层220的厚度，但若缩减栅极绝缘层210及/或保护层220的厚度则有可能使得薄膜晶体管的元件信赖性(reliability)下降。

发明内容

因此，本发明的目的是提供一种薄膜晶体管阵列基板，其能够有效增进各像素中的储存电容值。

本发明的另一目的是提供一种薄膜晶体管阵列基板，其能够有效增进各像素中的开口率(aperture ratio)。

为达上述目的，本发明提出一种薄膜晶体管阵列基板，主要是由一基板、复数个扫描配线、复数个数据配线、复数个薄膜晶体管、复数个像素电极、复数个下电极，以及复数个连接导体层所构成。其中，扫描配线以及数据配线配置于基板上，以将基板区分出复数个像素区域。薄膜晶体管系分别位于各像素区域内，并且通过对应的扫描配线以及对应的数据配线驱动。像素电极分别位于各像素区域内，以与对应的薄膜晶体管电性连接，且每一个像素电极的部分区域位于对应的扫描配线的上方。每一个下电极配置于一个像素电极以及对应之一扫描配线之间。每一个连接导体层位于对应之一下电极之部分区域及一扫描配线的上方，且每一个连接导体层与对应的下电极及扫描配线电性连接。

为达上述目的，本发明提出一种薄膜晶体管阵列基板，主要是由一基板、复数个扫描配线、复数个数据配线、复数个薄膜晶体管、复数个像素电极、复数个共享配线、复数个下电极，以及复数个连接导体层所构成。其中，扫描配线以及数据配线配置于基板上，以将基板区分出复数个像素区域。薄膜晶体管分别位于各像素区域内，并且通过对应的扫描配线以及对应的数据配线驱动。像素电极分别位于各像素区域内，以与对应的薄膜晶体管电性连接。共享配线配置于基板上，且每一个像素电极的部分区域位于对应的共享配线的上方。每一个下电极配置于一个像素电极以及对应之一共享配线之间。每一个连接导体层位于对应之一下电极的部分区域及一共享配线的上方，且每一个连接导体层与对应的下电极及共享配线电性连接。

由于本发明的薄膜晶体管阵列基板主要在扫描配线或共享配线的上方形成一连接导体层，通过连接导体层将扫描配线或共享配线与其上方的下电极电性连接，以使得像素电极与下电极耦合成一储存电容。因此，相较于公知的储存电容结构，本发明的储存电容结构可在相同耦合面积的条件下，获得较大的储存电容值。换言之，本发明的储存电容结构仅需较小的耦合面积即可获得所需的储存电容值，故可有效提高开口率。

附图说明

图1为公知第一金属层-绝缘层-第二金属层(MIM)架构的储存电容的剖面示意图。

图2为公知第一金属层-绝缘层-铟锡氧化物层(MII)架构的储存电容的剖面示意图。

图3为依照本发明一较佳实施例薄膜晶体管阵列基板的示意图。

图4为根据图3中的薄膜晶体管阵列基板沿着剖面线A-A’所见的剖面图。

图5为依照本发明另一较佳实施例薄膜晶体管阵列基板的剖面示意图。

图6为依照本发明另一较佳实施例薄膜晶体管阵列基板的示意图。

100、200：扫描配线或共享配线

110、210：栅极绝缘层

120：上电极

130、220：保护层

132：接触窗

140、230：像素电极

300、300’：薄膜晶体管阵列基板

310：基板

320：扫描配线

330：数据配线

340：薄膜晶体管

350：像素电极

360：下电极

370：连接导体层

380：保护层

382：第一接触窗

390：介电层

392：第二接触窗

394：第三接触窗

400：共享配线

具体实施方式

图3为依照本发明一较佳实施例薄膜晶体管阵列基板的示意图，而图4为根据图3中的薄膜晶体管阵列基板沿着剖面线A-A’所见的剖面图。

请参照图3及图4，本实施例的薄膜晶体管阵列基板300主要是由一基板310、复数个扫描配线320、复数个数据配线330、复数个薄膜晶体管340、复数个像素电极350、复数个下电极360，以及复数个连接导体层370所构成。

其中，扫描配线320以及数据配线330配置于基板310上，以将基板310区分出复数个像素区域312。薄膜晶体管340分别位于各像素区域3 12内，并且通过对应的扫描配线320以及对应的数据配线330驱动。像素电极350分别位于各像素区域312内，以与对应的薄膜晶体管340电性连接，且每一个像素电极350的部分区域位于对应的扫描配线320的上方。

此外，每一个下电极360配置于一个像素电极350以及对应的一扫描配线320之间，且这些下电极360例如是在制作数据配线330、源极及漏极等第二金属层时一并形成，而下电极360与像素电极350之间配置有一保护层380，以使下电极360与像素电极350保持电性隔绝。

另外，每一个连接导体层370位于对应的一下电极360的部分区域及一扫描配线320的上方，且下电极360与扫描配线320之间配置有一介电层390。保护层380与介电层390中具有复数个第一接触窗382以及复数个第二接触窗392，而每个第一接触窗382系暴露出一下电极360，且每个第二接触窗392暴露出一扫描配线320。每个连接导体层370通过第一接触窗382而与对应之下电极360电性连接，且每个连接导体层370通过第二接触窗392而与对应的扫描配线320电性连接。

图5为依照本发明另一较佳实施例薄膜晶体管阵列基板的剖面示意图。请同时参照图4与图5，在上述实施例中，每个连接导体层370分别通过保护层380及介电层390上的接触窗382，392(绘示于图4中)，以将下电极360与扫描配线320电性连接。然而，熟悉该项技术者应知，本发明亦可不须分别通过保护层380及介电层390上的接触窗382，392将下电极360与扫描配线320电性连接。如图5所示，保护层380与介电层390中具有复数个第三接触窗394，更详细的说，每一个像素中仅具有一个第三接触窗394，故图5中仅绘示出一个接触窗。本实施例中，第三接触窗394的尺寸足以同时暴露出下电极360及对应的扫描配线320，以使得连接导体层370能够通过第三接触窗394与对应之下电极360以及扫描配线320同时电性连接。

由上述可知，本实施例的薄膜晶体管阵列基板300在扫描配线320的上方形成一连接导体层370，并通过连接导体层370将扫描配线320与其上方的下电极360电性连接，使得像素电极350与下电极360耦合成一储存电容。换言之，本发明的储存电容为一第二金属层/绝缘层/铟锡氧化物层(MII)的架构。

值得注意的是，本发明具有第二金属层/绝缘层/铟锡氧化物层(MII)架构的储存电容，由于下电极与像素电极之间所夹置之保护层，其厚度相较于公知技术中夹置于上、下电极中的介电层的厚度更薄。因此，相较于公知的储存电容结构，本发明的储存电容结构可在相同耦合面积的条件下，获得较大的储存电容值。换言之，本发明的储存电容结构仅需较小的耦合面积即可获得所需的储存电容值，故可有效提高开口率。

承上所述，上述的实施例皆针对储存电容在扫描配线(Cst onGate)的架构举例说明，然而任何熟悉该项技艺者应知，本发明的并不局限于储存电容在扫描配线的架构，亦可运用在储存电容在共享配线上(Cst on common)的架构上。

图6为依照本发明另一较佳实施例薄膜晶体管阵列基板的示意图。其中薄膜晶体管阵列基板300’的主要结构大致与图3相同，故仅针对相异点进行说明如下。

请参阅图6，本实施例的储存电容在共享配线的架构中，主要在于相邻两条扫描配线320之间增加配置一共享配线400，且每个像素电极350的部分区域位于共享配线400的上方，而每个下电极360改配置于像素电极360以及对应的共享配线400之间。每个连接导体层370位于对应的下电极360的部分区域及共享配线400的上方，且每个连接导体层370与对应的下电极360及共享配线400电性连接，使得像素电极350与下电极360耦合成一第二金属层/绝缘层/铟锡氧化物层(MII)的储存电容。

承上所述，上述各个实施例中所揭露的连接导体层其材质无须限制，但为了使工艺更为简便，连接导体层的材质可与像素电极相同，例如是铟锡氧化物(ITO)或铟锌氧化物(IZO)。换言之，在形成像素电极时，可进一步将像素电极图案化以分为两个部分，其中一部分作为连接导体层，而剩余的部分作为像素的显示区域。

此外，基于上述的概念，熟悉该项技术者应知，本发明的薄膜晶体管阵列基板可更可运用至一种多重区域垂直排列型液晶显示器(Multi-domain Vertical Alignment liquid crystal display，MVA-LCD)或是其它种模式的液晶显示器中。由于此种液晶显示器会将其中的像素电极图案化以形成图案化的狭缝(slit)或突起(protrude)，使两基板间的电场改变，并使两基板间的液晶能以多区域平均的方式排列，进而达到液晶显示面板的视角对称的目的。因此，经图案化的像素电极的部分区域即可作为连接导体层，而剩余的区域即可作为像素的显示区域。

综上所述，本发明的薄膜晶体管阵列基板主要具有下列优点：

1.本发明的薄膜晶体管阵列基板，其中储存电容在相同储存电容区域的情况下，可提供较大的储存电容值。

2.本发明的薄膜晶体管阵列基板，其中储存电容在相同储存电容值的情况下，仅需较小的储存电容区域，故可提高开口率，以增加像素的显示面积。

3.本发明的薄膜晶体管阵列基板，可将像素电极图案化后的部分区域直接作为连接导体层，其制作方便且实用性高。

Claims (18)

1.一种薄膜晶体管阵列基板，其特征是，包括：

一基板；

复数个扫描配线，配置于该基板上；

复数个数据配线，配置于该基板上，其中该些扫描配线与该些数据配线将该基板区分为复数个像素区域；

复数个薄膜晶体管，每一该些薄膜晶体管位于该些像素区域其中之一内，其中该些薄膜晶体管通过该些扫描配线以及该些数据配线驱动；

复数个像素电极，每一该些像素电极位于该些像素区域其中之一内，以与对应的该些薄膜晶体管其中之一电性连接，且每一该些像素电极的部分区域位于对应的该些扫描配线其中之一的上方；

复数个下电极，每一该些下电极配置于每一该些像素电极以及该些扫描配线其中之一之间；以及

复数个连接导体层，每一该些连接导体层位于对应的该些下电极其中之一的部分区域及该些扫描配线其中之一的上方，且每一该些连接导体层与对应的该些下电极其中之一及该些扫描配线其中之一电性连接。

2.如权利要求1所述的薄膜晶体管阵列基板，其特征是，更包括一保护层，配置于该些像素电极与该些下电极以及该些连接导体层与该些下电极之间。

3.如权利要求2所述的薄膜晶体管阵列基板，其特征是，更包括一介电层，配置于该些下电极与该些扫描配线之间。

4.如权利要求3所述的薄膜晶体管阵列基板，其特征是，该保护层与该介电层中具有复数个第一接触窗以及复数个第二接触窗，而每一该些第一接触窗暴露出该些下电极其中之一，且每一该些第二接触窗暴露出该些扫描配线其中之一。

5.如权利要求4所述的薄膜晶体管阵列基板，其特征是，每一该些连接导体层通过该些第一接触窗其中之一而与对应的该些下电极其中之一电性连接，且每一该些连接导体层通过该些第二接触窗其中之一而与对应的该些扫描配线其中之一电性连接。

6.如权利要求3所述的薄膜晶体管阵列基板，其特征是，该保护层与该介电层中具有复数个第三接触窗，且每一该些第三接触窗系同时暴露出每一该些下电极及该些扫描配线其中之一。

7.如权利要求6所述的薄膜晶体管阵列基板，其特征是，每一该些连接导体层通过该些第三接触窗其中之一而与对应的该些下电极其中之一以及该些扫描配线其中之一同时电性连接。

8.如权利要求1所述的薄膜晶体管阵列基板，其特征是，该些连接导体层与该些像素电极为相同材质。

9.如权利要求8所述的薄膜晶体管阵列基板，其特征是，该些连接导体层与该些像素电极的材质包括铟锡氧化物及铟锌氧化物其中之一。

10.一种薄膜晶体管阵列基板，其特征是，包括：

一基板；

复数个扫描配线，配置于该基板上；

复数个数据配线，配置于该基板上，其中该些扫描配线与该些数据配线将该基板区分为复数个像素区域；

复数个薄膜晶体管，每一该些薄膜晶体管位于该些像素区域其中之一内，其中该些薄膜晶体管通过该些扫描配线以及该些数据配线驱动；

复数个像素电极，每一该些像素电极位于该些像素区域其中之一内，以与对应的该些薄膜晶体管其中之一电性连接；

复数个共享配线，配置于该基板上，且每一该些像素电极的部分区域位于对应的该些共享配线其中之一的上方；

复数个下电极，每一该些下电极配置于每一该些像素电极以及该些共享配线其中之一之间；以及

复数个连接导体层，每一该些连接导体层位于对应的该些下电极其中之一之部分区域及该些共享配线其中之一的上方，且每一该些连接导体层与对应的该些下电极其中之一及该些共享配线其中之一电性连接。

11.如权利要求10所述的薄膜晶体管阵列基板，其特征是，更包括一保护层，配置于该些像素电极与该些下电极以及该些连接导体层与该些下电极之间。

12.如权利要求11所述的薄膜晶体管阵列基板，其特征是，更包括一介电层，配置于该些下电极与该些扫描配线之间。

13.如权利要求12所述的薄膜晶体管阵列基板，其特征是，该保护层与该介电层中具有复数个第一接触窗以及复数个第二接触窗，而每一该些第一接触窗暴露出该些下电极其中之一，且每一该些第二接触窗暴露出该些扫描配线其中之一。

14.如权利要求13所述的薄膜晶体管阵列基板，其特征是，每一该些连接导体层通过该些第一接触窗其中之一而与对应的该些下电极其中之一电性连接，且每一该些连接导体层通过该些第二接触窗其中之一而与对应的该些扫描配线其中之一电性连接。

15.如权利要求12所述的薄膜晶体管阵列基板，其特征是，该保护层与该介电层中具有复数个第三接触窗，且每一该些第三接触窗同时暴露出每一该些下电极及该些扫描配线其中之一。

16.如权利要求15所述的薄膜晶体管阵列基板，其特征是，每一该些连接导体层通过该些第三接触窗其中之一而与对应的该些下电极其中之一以及该些扫描配线其中之一同时电性连接。

17.如权利要求10所述的薄膜晶体管阵列基板，其特征是，该些连接导体层与该些像素电极为相同材质。

18.如权利要求17所述的薄膜晶体管阵列基板，其特征是，该些连接导体层与该些像素电极的材质包括铟锡氧化物及铟锌氧化物其中之一。

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