CN1573722A - 总线仲裁器和总线仲裁方法 - Google Patents

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Abstract

提供一种总线仲裁器和总线仲裁方法。所述总线仲裁器包括总线请求寄存器堆、存储区寄存器堆、和比较电路，从而将总线授权信号优先分配给导致用于输出总线请求信号的多个总线主控器之中的页命中的总线主控器。总线请求寄存器堆存储从相应总线主控器中输出的每个存储器存取地址。存储区寄存器堆存储外部存储器设备的相应存储区的读出放大器中存储的页索引。比较电路将根据相应存储器存取地址所选择的存储区寄存器堆的寄存器中存储的页索引与总线请求寄存器堆中存储的页索引相比较，然后根据比较结果将页命中或页脱靶输出到总线请求寄存器堆。总线仲裁器将用于授权对总线进行存取的总线授权信号优先分配给导致页命中的总线主控器。

Description

总线仲裁器和总线仲裁方法
技术领域
本发明涉及总线仲裁器和总线仲裁方法，尤其涉及一种将总线授权信号优先分配给产生导致页命中(page hit)的总线请求信号的总线主控器的总线仲裁器和总线仲裁方法。
背景技术
通常，总线仲裁器在连接到总线的多个总线主控器之间进行总线仲裁。所述多个总线主控器中的每个总线主控器将总线请求信号输出给所述总线仲裁器。所述总线请求信号包括用于请求对所述总线进行存取的信息。
所述总线仲裁器接收总线请求信号，并且根据预定顺序将总线授权信号输出到所述多个总线主控器中的每个总线主控器，其中每个总线请求信号是由所述多个总线主控器中的每个总线主控器所生成的。
传统的总线仲裁器根据固定优先级方案和包括例如循环调度的公平方案(faimess scheme)来进行总线仲裁。根据所述固定优先级方案，所述总线仲裁器将不同的优先级预空地(pre-emptively)分配给所述多个总线主控器，并且将总线授权信号输出给具有最高优先级的总线主控器。将分配给所述多个总线主控器的每个总线主控器的优先级设定为特定值。
循环调度包括根据合理顺序和公平的预定概念来对包含在一组中的所有元素进行选择，其中从列表中由上至下依次选择每个元素。在返回到所述列表的上端后，重复所述选择。也就是说，循环调度属于轮循。
因此，在采用循环调度的总线仲裁器中，每个总线主控器根据合理顺序来使用总线。因此，即使当某个总线主控器需要优先对总线进行存取时，所述总线主控器也要等到在循环调度中轮到它的次序时才能对所述总线进行存取。
在采用所述固定优先级方案的总线仲裁器中，具有低优先级的总线主控器可能将不能对总线进行存取。也就是说，改变所述总线仲裁器的硬件是很困难的。
因此，使用包括循环调度的所述公平方案和固定优先级方案的所述总线仲裁器并不能减少存储器存取的等待时间。而存储器存取等待时间对片上系统(SOC，System on Chip)的性能有很大的影响。
因此，这就需要一种用于减少存储器存取等待时间以提高SOC半导体的性能的系统和方法。
发明内容
总线仲裁器和总线仲裁方法将总线授权信号优先分配给产生导致页命中的总线请求信号的总线主控器。
根据本发明的一个实施例，总线仲裁器根据总线请求信号和存储器存取地址将总线授权信号输出到已被授权对总线进行存取的总线主控器，其中每个存储器存取地址是分别从连接到所述总线的M个总线主控器中输出的。所述总线仲裁器包括总线请求寄存器堆、存储区寄存器堆、和比较电路。所述总线请求寄存器堆包括M个寄存器，每个寄存器用于存储从相应总线主控器中输出的每个存储器存取地址。所述存储区寄存器堆包括N个寄存器，每个寄存器用于存储外部存储器设备的相应存储区的读出放大器总存储的页索引。所述比较电路包括M个比较器，每个比较器将根据相应存储器存取地址所选择的存储区寄存器堆的寄存器中存储的页索引与总线请求寄存器堆的M个寄存器的每个寄存器中存储的页索引相比较，然后根据比较结果将页命中或页脱靶(page miss)输出给总线请求寄存器堆的所述M个寄存器的每个寄存器。所述总线仲裁器将用于授权对所述总线进行存取的总线授权信号优先分配给导致所述页命中的总线主控器。
所述总线仲裁器根据公平方案将总线授权信号分配给导致所述页脱靶的总线主控器。
根据本发明的一个实施例，总线仲裁器根据总线请求信号和存储器存取地址将总线授权信号输出到已被授权对总线进行存取的总线主控器，其中每个存储器存取地址是分别从连接到总线的M个总线主控器中输出的。所述总线仲裁器包括：包括M个寄存器的请求寄存器堆、包括N个寄存器的存储区寄存器堆、以及包括M个比较器的比较电路。所述M个寄存器中的每个寄存器包括用于存储从相应总线主控器中输出的页索引的页索引字段，和用于存储从所述相应总线主控器中输出的存储区索引的存储区索引字段。所述N个寄存器中的每个寄存器包括开页索引字段，所述开页索引字段用于存储外部存储器设备的存储区的读出放大器中存储的页索引。所述M个比较器中的每个比较器将M个寄存器中的每个寄存器的页索引字段中存储的页索引与开页索引相比较，其中所述开页索引存储在根据M个寄存器中的每个寄存器的存储区索引字段中存储的存储区索引所选择的存储区寄存器堆的寄存器中。所述M个比较器中的每个比较器将比较结果输出给所述M个寄存器中的每个寄存器的页命中/页脱靶字段。
所述总线仲裁器根据公平方案将总线授权信号分配给导致所述页脱靶的总线主控器。
根据本发明的一个实施例，总线仲裁方法根据总线请求信号和存储器存取地址将总线授权信号输出给已被授权对总线进行存取的总线主控器，其中每个存储器存取地址是从连接到所述总线的多个总线主控器中输出的。所述总线仲裁方法包括以下步骤：将每个存储器存取地址中所包括的页索引和存储区索引存储到总线请求寄存器堆的相应寄存器中；存储相应的开页索引，并且搜索对应于所述存储区索引的寄存器；将所述页索引与所述开页索引相比较，并且根据比较结果将页命中/页脱靶存储到所述总线请求寄存器堆的相应寄存器中；以及将用于授权对所述总线进行存取的总线授权信号优先分配给导致所述页命中的总线主控器。
所述总线仲裁方法进一步包括以下步骤：根据公平方案将总线授权信号分配给导致所述页脱靶的总线主控器。
附图说明
以下将参照附图详细描述本发明的优选实施例，其中：
图1示出了普通存储控制器的页面方式；
图2示出了采用传统总线仲裁方法的系统；
图3示出了图2的系统的操作的时序图；
图4示出了包含有根据本发明的一个实施例的总线仲裁器的系统；
图5示出了由图4的每个总线主控器所生成的存储器存取地址；
图6示出了图4的存储装置的地址映射；
图7示出了根据本发明的一个实施例的总线仲裁器；
图8示出了包含有图7的总线仲裁器和三个其他总线主控器的系统；和
图9示出了图8的系统的操作的时序图。
具体实施方式
现在将参考附图更完整地描述本发明及本发明的优选实施例。在附图中，相同的附图标记用来表示所有相同的元素。
图1示出了存储控制器的页面方式。参见图1，根据对构成存储装置的存储单元进行预充电的时间，存储控制器的页面方式可以分为开页面方式和闭页面方式。
在开页面方式中，总线主控器所请求的有效页面存储在相应存储区的读出放大器中。在闭页面方式中，总线主控器所请求的有效页没有存储在相应存储区的读出放大器中。
在开页面方式中，当出现页脱靶时则进行预充电和行存取，而当出现页命中时则进行相对于有效行(active row)的列存取。当页命中出现在开页面方式中时，就减少了存储器存取等待时间。
页命中表示将总线主控器所请求的有效页面存储在读出放大器中。页脱靶表示总线主控器所请求的有效页面没有存储在读出放大器中。在闭页面方式中，进行行存取和列存取。
图2示出了采用传统仲裁方法的系统。参见图2，系统200包括用作片上系统(SOC)半导体的芯片210、存储装置230、和外部总线219。
芯片210包括总线211，三个总线主控器213-1、213-2、和213-3，总线仲裁器215，和存储控制器217。在总线仲裁器215和存储控制器217的控制下，每个总线主控器213-1、213-2、和213-3可以独立地对存储装置230进行存取。
存储控制器217在每个总线主控器213-1、213-2、和213-3将数据写入到存储装置230时控制数据写入操作，并且在每个总线主控器213-1、213-2、和213-3从存储装置230中读出数据时控制数据读出操作。
动态随机存取存储器(DRAM)、同步DRAM(SDRAM)、双数据率SDRAM(SDRAM-DDR)、RAMBUSTMDRAM等都可以用作存储装置230。对存储装置230进行的基本存取包括参照图1所描述的开页面方式和闭页面方式。
存储装置230包括几个内部存储区以便提高集成度和减少存储器存取时间。在图2中示出了三个总线主控器213-1、213-2、213-3和两个存储区231和237以便进行解释。
存储区231包括多个页面231-1至231-3和也被称为“缓冲器”的读出放大器235。存储区237包括多个页面237-1至237-3和一个读出放大器(或缓冲器)239。每个读出放大器235和239每次存储一个页面。
图3示出了图2的系统的操作的时序图。参见图2和3，所有信号与时钟信号同时操作并且十分活跃(high active)。
REQ[1]代表总线主控器213-1的总线请求信号。这里，总线主控器213-1所请求的页索引是X。REQ[2]代表总线主控器213-2的总线请求信号。这里，总线主控器213-2所请求的页索引是Y。REQ[3]代表总线主控器213-2的总线请求信号。这里，总线主控器213-3所请求的页索引是X。
GNT[1]、GNT[2]、和GNT[3]代表由总线仲裁器215分别输出给总线主控器213-1、213-2、和213-3的总线授权信号。
假设总线主控器213-1的优先级高于总线主控器213-2的优先级，并且总线主控器213-2的优先级高于总线主控器213-3的优先级。
每个总线主控器213-1、213-2、和213-3对相同的存储区i231进行存取。在时钟信号CLK编号0时，存储在读出放大器235中的开页索引是Y。
当出现页脱靶时，则假定存储器存取等待时间为两个时钟周期。当出现页命中时，则假定存储器存取等待时间为一个时钟周期。
在时钟信号CLK编号1时，总线主控器213-1的优先级高于总线主控器213-2的优先级，并且总线主控器213-1所请求的页索引为X而存储在读出放大器235中的页索引为Y。因此，总线仲裁器215将对应于页脱靶的总线授权信号SNT[1]输出到总线主控器231-1。
响应于总线主控器213-1所请求的页索引X，存储在读出放大器235中的页索引Y改变成X。
在时钟信号CLK编号2时，总线主控器213-2所请求的页索引为Y，而存储在读出放大器235中的页索引为X。因此，总线仲裁器215将对应于页脱靶的总线授权信号GNT[2]输出给总线主控器231-2。
响应于总线主控器213-2所请求的页索引Y，读出放大器235总存储的页索引X改变成Y。
在时钟信号CLK编号4和5时，总线主控器213-3所请求的页索引为X，而在读出放大器235中存储的页索引为Y。因此，总线仲裁器215将对应于页脱靶的总线授权信号GNT[3]输出给总线主控器213-3。
响应于总线主控器213-3所请求的页索引X，在读出放大器235中存储的页索引Y改变成X。
参见图2和3，响应于每个总线请求信号REQ[1]、REQ[2]、和REQ[3]，总线仲裁器215将对应于页脱靶的总线授权信号GNT[1]、GNT[2]、和GNT[3]分别输出给总线主控器213-1、213-2、和213-3。因此增加了存储器存取等待时间。
图4示出了包括根据本发明的一个实施例的总线仲裁器的系统。图5示出了图4的每个总线主控器所生成的存储器存取地址。
图4的系统400包括用作片上系统(SOC)半导体的芯片410、存储装置430、和外部总线419。
芯片410包括总线411、多个总线主控器413-1-413-M、总线仲裁器415、和存储控制器417。在总线仲裁器415和存储控制器417的控制下，多个总线主控器413-1-413-M的每个总线主控器可以独立地对存储装置进行存取。
多个总线主控器413-1-413-M分别生成总线请求信号REQ[1]-REQ[M]，并同时生成如图5所示地存储器存取地址MAA[1]-MAA[M]。
如图5所示，每个存储器存取地址MAA[1]-MAA[M]包括三个字段P1、B1、和P。字段P1表示页索引字段。字段B1表示存储区索引字段。字段p表示偏移字段。字段P1存储页索引，而字段B1存储存储区索引。
存储控制器417在每个总线主控器413-1-413-M将数据写入到存储装置430时控制数据写入操作，并且在每个总线主控器413-1-413-M从存储装置430中读出数据时控制数据读出操作。
存储装置430包括N个存储区431-1-431-N，每个存储区分别包括R个页面和读出放大器4312-4316。图6中所示的地址映射是存储区交叉的地址映射。
图7示出了根据本发明的一个实施例的总线仲裁器。参见图7，总线仲裁器415包括总线请求寄存器堆4150、存储区寄存器堆4170、和比较电路4190。
参见图4和7，总线请求寄存器4150包括与总线主控器数目相同的寄存器。因此，总线请求寄存器堆4150包括M个寄存器4150-1-4150-M。M个寄存器4150-1-4150-M中的每个寄存器包括页索引字段P1、存储区索引字段B1、请求有效性字段RV、和页命中/脱靶字段HIT/MISS。
P1字段存储相应总线主控器所请求的页索引。存储区索引字段B1存储相应总线主控器所请求的存储区索引。
请求有效性字段RV存储关于请求有效性的信息。有效总线请求意思是相应总线主控器输出总线请求信号并且可以对存储装置进行存取。页命中/脱靶HIT/MISS存储比较器的比较结果。
M个寄存器4150-1-4150-M的每个寄存器存储相应存储区存取地址MAA[1]-MAA[M]的页索引P1和存储区索引B1。
由于每个存储区都需要存储区寄存器堆4170，所以存储区寄存器堆4170包括N个寄存器4170-1-4170-N，其中每个寄存器包括开页索引字段RP1和页开/闭字段OPEN/CLOSED。
RP1字段存储每个读出放大器4312-4316中存储的页索引。页开/闭字段OPEN/CLOSED表示有效页面是否现在存储在每个读出放大器4312-4316中。
比较电路4190包括M个比较器4190-14190-M，其中每个比较器将M个寄存器4150-1-4150-M中的每个寄存器的页索引字段P1中存储的页索引与开页索引相比较，并且将比较结果输出给相应寄存器的页命中/脱靶字段HIT/MISS，其中开页索引存储在根据M个寄存器4150-1-4150-M中的每个寄存器的存储区索引字段中存储的存储区字段所选择的存储区寄存器堆4170的寄存器中。
图8示出了包括图7的总线仲裁器415和三个其它总线主控器的系统。参见图8，系统800包括用作芯上系统(SOC)半导体的芯片810、存储装置430、和外部总线419。
芯片810包括总线811，三个总线主控器813-1、813-2、813-3，总线仲裁器415、和存储控制器417。
总线主控器813-1将REQ[1]和MAA[1]同时输出给总线仲裁器415。总线主控器813-2将REQ[2]和MAA[2]同时输出给总线仲裁器415。总线主控器813-3将REQ[3]和MAA[3]同时输出给总线仲裁器415。
参见图5和8，MAA[1]的页索引字段P1的页索引为X，存储区索引字段B1的存储区索引为i，MAA[2]的页索引字段P1的页索引为Y，存储区索引字段B1的存储区索引为i，MAA[3]的页索引字段P1的页索引为X，存储区索引字段B1的存储区索引为i。这里，i是表示存储区431-1的索引。
总线主控器813-1的优先级高于总线主控器813-2的优先级，并且总线主控器813-2的优先级高于总线主控器813-3的优先级。
图9示出了图8的系统的操作的时序图。在下文中将参照图7、8和9来描述包括总线仲裁器415的系统的操作。这里，M为3。
在时钟信号CLK编号0时，存储区431-1的读出放大器4312中存储的开页索引为Y。因此，将开页索引Y存储在存储区寄存器堆4170的第i个寄存器的页索引字段P1中。
寄存器4150-1的页索引字段P1存储页索引X，并且寄存器4150-1的存储区索引字段B1存储存储区索引i。寄存器4150-2的页索引字段P1存储页索引Y，并且寄存器4150-2的存储区索引字段B1存储存储区索引i。寄存器4150-M的页索引字段P1存储页索引X，并且寄存器4150-M的存储区索引字段B1存储存储区索引i。
在时钟信号CLK编号1时，寄存器4150-2的页索引字段P1中存储的页索引为Y，而开页索引Y被存储在存储区寄存器堆4170的第i个寄存器的页索引字段P1中。因此，比较器4190-2判定出现页命中作为比较结果，并且将页命中添加到寄存器4150-2的页命中/脱靶字段HIT/MISS中。
在时钟信号CLK编号2时，寄存器4150-1的页索引字段P1中存储的页索引为Y，而开页索引Y存储在存储区寄存器堆4170的第i个寄存器的页索引字段P1中。因此，比较器4190-1判定出现页脱靶作为比较结果，并且将页脱靶添加到寄存器4150-1的页命中/脱靶字段HIT/MISS中。页索引X存储在存储区寄存器堆4170的第i个寄存器的开页索引字段RP1中。
在时钟信号CLK编号3和4时，寄存器4150-3的页索引字段P1中存储的页索引为X，而开页索引X存储在存储区寄存器堆4170的第i个寄存器的页索引字段P1中。因此，比较器4190-3判定出现页命中作为比较结果，并且将页命中添加到寄存器4150-3的页命中/脱靶字段HIT/MISS中。
因此，总线仲裁器415将总线授权信号GNT[2]优先分配给导致页命中的总线主控器813-2，而不用考虑固定优先级。
随后，总线仲裁器415越过总线授权信号GNT[1]优先分配总线授权信号GNT[2]。也就是说，总线授权的顺序改变了。
由于总线主控器813-2和813-3的每个总线请求信号导致了页命中，所以存储器存取等待时间相对于具有固定优先级的系统来说要少。
同样地，根据总线仲裁器和总线仲裁方法，将总线授权信号优先分配给导致页命中的总线主控器，从而减少了存储器存取等待时间。
而且可以提高包括总线仲裁器的系统的性能。
尽管参照本发明的实施例详细展示和描述了本发明，但是本领域的技术人员应当理解，在不背离所附权利要求书及其等效物所定义的本发明的范围和精神的情况下，可以进行各种形式和细节上的改变。

Claims (8)

1.一种根据总线请求信号和存储器存取地址将总线授权信号输出到已被授权对总线进行存取的总线主控器的总线仲裁器，其中每个存储器存取地址是分别从连接到所述总线的M个总线主控器中输出的，所述总线仲裁器包括：
包括M个寄存器的总线请求寄存器堆，所述M个寄存器中的每个寄存器用于存储从相应总线主控器输出的每个存储器存取地址；
包括N个寄存器的存储区寄存器堆，所述N个寄存器中的每个寄存器用于存储外部存储器设备的相应存储区的读出放大器中存储的页索引；和
包括M个比较器的比较电路，所述M个比较器中的每个比较器用于将根据相应的存储器存取地址所选择的存储区寄存器堆的寄存器中存储的页索引与总线请求寄存器堆的M个寄存器中的每个寄存器中存储的页索引相比较，并且根据比较结果将页命中和页脱靶输出到总线请求寄存器堆的M个寄存器中的每个寄存器，
其中所述总线仲裁器优先授权给导致页命中的总线主控器对所述总线进行存取。
2.如权利要求1所述的总线仲裁器，其中所述总线仲裁器根据公平方案将总线授权信号分配给导致页脱靶的总线主控器。
3.如权利要求1所述的总线仲裁器，其中每个所述存储器存取地址包括用于存储页索引的页索引字段和用于存储存储区索引的存储区索引字段。
4.如权利要求1所述的总线仲裁器，其中所述M个寄存器的每个寄存器包括用于存储页索引的页索引字段、用于存储存储区索引的存储区索引字段、以及用于存储关于页命中和/或页脱靶的信息的页命中/页脱靶字段。
5.一种根据总线请求信号和存储器存取地址将总线授权信号输出给已被授权对总线进行存取的总线主控器总线仲裁器，其中每个存储器存取地址是分别从连接到所述总线的M个总线主控器中输出的，所述总线仲裁器包括：
包括M个寄存器的请求寄存器堆；
包括N个寄存器的存储区寄存器堆；和
包括M个比较器的比较电路，
其中所述M个寄存器中的每个寄存器包括用于存储从相应总线主控器中输出的页索引的页索引字段，和用于存储从所述相应总线主控器中输出的存储区索引的存储区索引字段，
所述N个寄存器中的每个寄存器包括开页索引字段，所述开页索引字段用于存储外部存储器设备的存储区的读出放大器中存储的页索引，
所述M个比较器中的每个比较器用于将M个寄存器中的每个寄存器的页索引字段中存储的页索引与开页索引相比较，并且将比较结果输出给所述M个寄存器中的每个寄存器的页命中/页脱靶字段，所述开页索引存储在根据M个寄存器中的每个寄存器的存储区索引字段中存储的存储区索引所选择的存储区寄存器堆的寄存器中，
其中所述总线仲裁器优先授权给导致页命中的总线主控器对所述总线进行存取。
6.如权利要求5所述的总线仲裁器，其中所述总线仲裁器根据公平方案将总线授权信号分配给导致页脱靶的总线主控器。
7.一种根据总线请求信号和存储器存取地址将总线授权信号输出给已被授权对总线进行存取的总线主控器的总线仲裁方法，其中每个存储器存取地址是从连接到所述总线的多个总线主控器中输出的，所述总线仲裁方法包括步骤：
将每个存储器存取地址中所包括的页索引和存储区索引存储在总线请求寄存器堆的相应寄存器中；
存储相应的开页索引，并且搜索对应于所述存储区索引的寄存器；
将所述页索引与所述开页索引相比较，并且根据比较结果将页命中/页脱靶存储在总线请求寄存器堆的相应寄存器中；
将用于授权对所述总线进行存取的总线授权信号优先分配给导致页命中的总线主控器。
8.如权利要求7所述的总线仲裁方法，进一步包括根据公平方案将总线授权信号分配给导致页脱靶的总线主控器。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102834816A (zh) * 2010-04-14 2012-12-19 高通股份有限公司 用以减少存取等待时间的总线仲裁技术
CN107329810A (zh) * 2016-04-28 2017-11-07 飞思卡尔半导体公司 用于多核处理器的信号机
US9842068B2 (en) 2010-04-14 2017-12-12 Qualcomm Incorporated Methods of bus arbitration for low power memory access
CN108780423A (zh) * 2016-03-22 2018-11-09 英特尔公司 多级存储器管理

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7107425B2 (en) * 2003-09-06 2006-09-12 Match Lab, Inc. SDRAM controller that improves performance for imaging applications
US7366811B2 (en) * 2004-12-23 2008-04-29 International Business Machines Corporation Bus arbitration system
KR100726101B1 (ko) * 2005-04-29 2007-06-12 (주)씨앤에스 테크놀로지 메모리 제어 시스템
KR100813256B1 (ko) * 2006-06-23 2008-03-13 삼성전자주식회사 버스 중재 장치 및 방법
US7743191B1 (en) * 2007-12-20 2010-06-22 Pmc-Sierra, Inc. On-chip shared memory based device architecture
JP5217786B2 (ja) * 2008-08-27 2013-06-19 セイコーエプソン株式会社 リクエスト調停装置及びリクエスト調停方法
KR20160061704A (ko) 2014-11-24 2016-06-01 삼성전자주식회사 페이지 상태 알림 기능이 있는 메모리 장치
JP2021022061A (ja) * 2019-07-25 2021-02-18 キオクシア株式会社 ストレージ装置、メモリアクセス制御システムおよびメモリアクセス制御方法

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4785398A (en) * 1985-12-19 1988-11-15 Honeywell Bull Inc. Virtual cache system using page level number generating CAM to access other memories for processing requests relating to a page
CA2028085A1 (en) * 1989-11-03 1991-05-04 Dale J. Mayer Paged memory controller
US5440713A (en) * 1992-05-29 1995-08-08 Industrial Technology Research Institute M-way N-port paged-interleaved memory system
JPH10143428A (ja) * 1996-11-07 1998-05-29 Nec Niigata Ltd 省電力用のメモリ制御システムおよびメモリ制御回路
US5652847A (en) * 1995-12-15 1997-07-29 Padwekar; Kiran A. Circuit and system for multiplexing data and a portion of an address on a bus
US5815675A (en) * 1996-06-13 1998-09-29 Vlsi Technology, Inc. Method and apparatus for direct access to main memory by an I/O bus
US5913231A (en) * 1997-03-31 1999-06-15 International Business Machines Corporation Method and system for high speed memory address forwarding mechanism
US6202137B1 (en) * 1997-09-18 2001-03-13 Intel Corporation Method and apparatus of arbitrating requests to a multi-banked memory using bank selects
JPH11316744A (ja) * 1998-05-01 1999-11-16 Sony Corp 並列プロセッサおよび演算処理方法
US6249847B1 (en) * 1998-08-14 2001-06-19 Compaq Computer Corporation Computer system with synchronous memory arbiter that permits asynchronous memory requests
US6330646B1 (en) * 1999-01-08 2001-12-11 Intel Corporation Arbitration mechanism for a computer system having a unified memory architecture
EP1269330B1 (en) * 2000-04-03 2004-03-24 Advanced Micro Devices, Inc. Bus bridge including a memory controller having an improved memory request arbitration mechanism
US6792516B2 (en) * 2001-12-28 2004-09-14 Intel Corporation Memory arbiter with intelligent page gathering logic
US20040006665A1 (en) * 2002-07-02 2004-01-08 Moss Robert W. Methods and structure for hiding DRAM bank precharge and activate latency by issuing apriori bank state transition information
US20040078544A1 (en) * 2002-10-18 2004-04-22 Silicon Integrated Systems Corporation Memory address remapping method

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102834816A (zh) * 2010-04-14 2012-12-19 高通股份有限公司 用以减少存取等待时间的总线仲裁技术
CN102834816B (zh) * 2010-04-14 2016-01-20 高通股份有限公司 用以减少存取等待时间的总线仲裁方法及处理系统
US9842068B2 (en) 2010-04-14 2017-12-12 Qualcomm Incorporated Methods of bus arbitration for low power memory access
CN108780423A (zh) * 2016-03-22 2018-11-09 英特尔公司 多级存储器管理
CN108780423B (zh) * 2016-03-22 2023-06-02 英特尔公司 多级存储器管理电路、管理方法和管理设备
CN107329810A (zh) * 2016-04-28 2017-11-07 飞思卡尔半导体公司 用于多核处理器的信号机
CN107329810B (zh) * 2016-04-28 2023-09-08 恩智浦美国有限公司 用于多核处理器的信号机

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