CN1560687B - 画素结构及其制造方法 - Google Patents
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Abstract
本发明是关于一种画素结构及其制造方法。该画素结构适于配置在一基板上，该画素结构主要是由一扫描配线、一数据配线、一有源组件、多个透明电容电极以及一画素电极所构成。该画素结构的制造方法主要是在基板上先形成有源组件、扫描配线与数据配线，而有源组件是电性连接至扫描配线与数据配线。此外，在基板上形成多个透明电容电极。最后，在透明电容电极上形成画素电极，且电性连接至有源组件。其中，画素电极与透明电容电极是电性耦合为多层结构的一画素储存电容。由于画素储存电容的材质为透明材质，且具有多层结构，因此可以增加电容量，并可提高画素结构的开口率。
Description
技术领域
本发明涉及一种画素结构(Pixel structure)及其制造方法，且特别是涉及一种具有三层以上透明电容电极(Transparent capacitanceelectrode)所构成的画素储存电容(Pixel storage capacitor)的画素结构及其制造方法。
背景技术
薄膜晶体管液晶显示器(Thin Film Transistor Liquid CrystalDisplay，TFT LCD)主要是由薄膜晶体管数组基板、彩色滤光数组基板和液晶层所构成。其中，薄膜晶体管数组基板是由多个以数组排列的画素结构所构成。每一画素结构主要是由一薄膜晶体管、一画素电极(Pixel electrode)以及一画素储存电容所构成。而上述的薄膜晶体管是包括栅极(Gate)、通道(Channel)、漏极(Drain)与源极(Source)，其是用来作为液晶显示单元的开关组件。当画素电极处于选择的状态下(即打开“ON”的状态下)，讯号将会写入该画素上；当画素电极处于非选择的状态下(即关闭“OFF”的状态下)，其中的画素储存电容可维持驱动液晶所需的电位。因此，画素储存电容的电容量即与液晶显示器的显示效能高度相关。
现有习知画素结构中的画素储存电容通常是利用画素结构中的第一金属层(Metal 1)、第二金属层(Metal 2)、第一与第二金属层之间的介电层(Dielectric layer)以及画素电极所构成，不论是架构于栅极上的画素储存电容(Cst on gate)或是架构于共享配线上的画素储存电容(Cst oncommon)中，其通常是以栅极或共享配线(即第一金属层)作为一电极，而以彼此相互电性连接的第二金属层及画素电极作为另一电极。但是，此种现有习知的画素储存电容是以不透光的金属作为电容电极，因此画素结构的开口率(Aperture ratio)将会随画素储存电容的加大而降低，进而造成液晶显示器的亮度(Brightness)不足。
为解决上述画素储存电容造成画素结构的开口率下降的问题，另一种现有习知的画素结构亦被揭露。请参阅图1所示，是一现有习知的画素结构的剖面示意图。该画素结构100是配置于一基板110上，画素结构100是由一扫描配线(图中未示)、一数据配线130、一有源元件(组件)140以及一画素储存电容150所构成。其中，扫描配线与数据配线130皆配置于基板110上。有源组件140是配置于扫描配线与数据配线130交会处的基板110上，且电性连接至扫描配线以及数据配线130。画素储存电容150是由一画素电极152以及一透明电容电极154所构成。其中，画素电极152是电性连接至有源组件140。
由于构成画素储存电容150的画素电极152以及透明电容电极154皆是为透明材质，所以画素储存电容150不会造成画素结构100的开口率下降。但是，在高分辨率的液晶显示器中，只具有两层电容电极的画素储存电容150的电容量会随着面积缩小而显得不足。若欲缩短画素电极152与透明电容电极154之间的距离，以提高画素储存电容150的电容量，又会遇到介电层不易薄化的困难。
由此可见，上述现有的画素结构及其制造方法仍存在有缺陷，而亟待加以进一步改进.为了解决现有的画素结构及其制造方法的缺陷，相关厂商莫不费尽心思来谋求解决之道，但长久以来一直未见适用的设计被发展完成，此显然是相关业者急欲解决的问题.
有鉴于上述现有画素结构及其制造方法存在的缺陷，本发明人基于从事此类产品设计制造多年丰富实务经验及专业知识积极加以研究创新，以期创设一种新的画素结构及其制造方法，使其更具有实用性。经过不断研究、设计，并经反复试作样品及改进后，终于创设出确具实用价值的本发明。
发明内容
本发明的目的在于，克服现有的画素结构及其制造方法存在的缺陷，而提供一种新的画素结构及其制造方法，所要解决的技术问题是使其可以适于增加画素储存电容的电容量，从而更加适于实用。
本发明的另一目的在于，提供一种新的画素结构及其制造方法，所要解决的技术问题是使其适于提高画素结构的开口率，从而更加适于实用。
本发明的再一目的在于，提供一种新的画素结构及其制造方法，所要解决的技术问题是使其适于简化制程步骤，从而更加适于实用。
本发明的目的及解决其技术问题是采用以下的技术方案来实现的。依据本发明提出的一种画素结构，适于配置在一基板上，该画素结构至少包括：一扫描配线，配置于该基板上；一数据配线，配置于该基板上；一有源组件，邻近配置于该扫描配线与数据配线交会处的该基板上，且该有源组件是电性连接至该扫描配线与该数据配线；两个透明电容电极，包括一第一透明电容电极以及一第二透明电容电极，分层配置于该基板上，且该第一透明电容电极位于该第二透明电容电极上；一画素电极，配置于该些透明电容电极上且电性连接至该有源组件；一第一介电层，配置于该第一透明电容电极与该第二透明电容电极之间；以及一第二介电层，配置于该第二透明电容电极与该画素电极之间，其中该第一透明电容电极、该第一介电层以及该第二透明电容电极耦合为一个电容，而该第二透明电容电极、该第二介电层以及该画素电极耦合为另一个电容，且所述两个电容组成多层结构的一画素储存电容。
本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。
前述的画素结构，其中部分该些透明电容电极是直接电性连接至该有源组件。
前述的画素结构，其中部分该些透明电容电极是电性连接至该画素电极，并藉由该画素电极电性连接至该有源组件。
前述的画素结构，其中所述的有源组件包括低温多晶硅薄膜晶体管。
前述的画素结构，其更包括一源极/漏极导体层，其中该有源组件是藉由该源极/漏极导体层电性连接至该数据配线与该画素电极。
前述的画素结构，其更包括一导体层，其中该有源组件是藉由该导体层电性连接至该数据配线，且该画素电极是直接电性连接至该有源组件。
前述的画素结构，其中所述的有源组件包括非晶硅薄膜晶体管。
前述的画素结构，其中所述的有源组件至少包括：一栅极，配置于该基板上，且电性连接至该扫描配线；一通道，配置于该栅极上方；以及一源极/漏极，配置于该通道上，且电性连接至该数据配线与该画素电极。
前述的画素结构，其中所述的画素电极与该些透明电容电极的材质包括铟锡氧化物以及铟锌氧化物其中之一。
本发明的目的及解决其技术问题还采用以下的技术方案来实现。依据本发明提出的一种画素结构的制造方法，其至少包括以下步骤：在一基板上形成一有源组件、一扫描配线与一数据配线，且该有源组件是电性连接至该扫描配线与该数据配线；在该基板上形成两个透明电容电极，包括一第一透明电容电极以及一第二透明电容电极，分层配置于该基板上，且该第一透明电容电极位于该第二透明电容电极上；在该些透明电容电极上形成一画素电极，且电性连接至该有源组件；在该第一透明电容电极与该第二透明电容电极之间形成一第一介电层；以及在该第二透明电容电极与该画素电极之间形成一第二介电层，其中该第一透明电容电极、该第一介电层以及该第二透明电容电极耦合为一个电容，而该第二透明电容电极、该第二介电层以及该画素电极耦合为另一个电容，且所述两个电容组成多层结构的一画素储存电容。
本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。
前述的画素结构的制造方法，其中所述的有源组件包括低温多晶硅薄膜晶体管。
前述的画素结构的制造方法，其中在形成该数据配线的同时，更包括在该有源组件上方形成一源极/漏极导体层，其中该有源组件是藉由该源极/漏极导体层电性连接至该数据配线与该画素电极。
前述的画素结构的制造方法，其中在形成该数据配线后，更包括在该有源组件上方形成一导体层，该有源组件是藉由该导体层电性连接至该数据配线，且该画素电极是直接电性连接至该有源组件。
前述的画素结构的制造方法，其中所述的导体层与该画素电极是由同一材料层图案化所形成。
前述的画素结构的制造方法，其中形成有源组件的方法至少包括：在该基板上形成一多晶硅层；在该基板上形成一栅介电层，覆盖该多晶硅层；在该栅介电层上形成一栅极，该栅极是位于该多晶硅层上方；以及在该栅极两侧的该多晶硅层中形成一源极/漏极掺杂区。
前述的画素结构的制造方法，其中形成源极/漏极掺杂区的方法包括以栅极为罩幕进行一掺杂制程，使多晶硅层的两侧成为一源极/漏极掺杂区。
前述的画素结构的制造方法，其中所述的有源组件包括非晶硅薄膜晶体管。
前述的画素结构的制造方法，其中形成有源组件的方法至少包括：在该基板上形成一栅极，且电性连接至该扫描配线；在该基板上形成一栅介电层，且覆盖该栅极；在该栅介电层上形成一通道，该通道是位于该栅极上方；以及在该通道上形成一源极/漏极。
前述的画素结构的制造方法，其中所述的画素电极与该些透明电容电极的材质包括铟锡氧化物以及铟锌氧化物其中之一。
本发明与现有技术相比具有明显的优点和有益效果。由以上技术方案可知，为了达到前述发明目的，本发明的主要技术内容如下：
本发明提出一种画素结构，适于配置在一基板上.该画素结构主要是由一扫描配线、一数据配线、一有源组件、多个透明电容电极以及一画素电极所构成.其中，扫描配线与数据配线是配置于基板上.有源组件是邻近配置于扫描配线与数据配线交会处的基板上，且有源组件是电性连接至扫描配线与数据配线.透明电容电极是配置于基板上.画素电极是配置于透明电容电极上，且画素电极是电性连接至有源组件.画素电极与透明电容电极是电性耦合为多层结构的一画素储存电容.
此外，部份的透明电容电极是直接电性连接至有源组件，亦或是是电性连接至画素电极，再藉由画素电极电性连接至有源组件。
另外，该有源组件例如是低温多晶硅(Low Temperature Polysilicon，LTPS)薄膜晶体管。同时，该画素结构例如更包括一源极/漏极导体层。其中，有源组件例如是藉由源极/漏极导体层电性连接至数据配线与画素电极。或者，该画素结构亦可是更包括一导体层。其中，有源组件例如是藉由导体层电性连接至数据配线，且画素电极例如是直接电性连接至有源组件。
再者，有源组件亦可是非晶硅薄膜晶体管。同时，有源组件例如是由一栅极、一通道(信道)以及一源极/漏极所构成。其中，栅极例如是配置于基板上，且电性连接至扫描配线。通道例如是配置于栅极上方。源极/漏极例如是配置于通道上，且电性连接至数据配线与画素电极。
在本实施例的画素结构中，画素电极与透明电容电极的材质例如是铟锡氧化物(Indium Tin Oxide，ITO)或铟锌氧化物(Indium Zinc Oxide，IZO)。
基于上述目的，本发明还提出一种画素结构的制造方法。该画素结构的制造方法，主要是在一基板上先形成一有源组件、一扫描配线与一数据配线，而有源组件是电性连接至扫描配线与数据配线。此外，在基板上形成多个透明电容电极。最后，在透明电容电极上形成一画素电极，且电性连接至有源组件。其中，画素电极与透明电容电极是电性耦合为多层结构的一画素储存电容。
此外，有源组件例如是低温多晶硅薄膜晶体管。在此前提下，例如在形成数据配线的同时，更包括在有源组件上方形成一源极/漏极导体层。其中，有源组件例如是藉由源极/漏极导体层电性连接至数据配线与画素电极。或者，例如在形成数据配线后，亦可是形成一导体层于有源组件的上方。其中，有源组件例如是藉由导体层电性连接至数据配线，并且画素电极例如是直接电性连接至有源组件。导体层与画素电极例如是由同一材料层图案化所形成。形成有源组件的方法例如是首先在基板上形成一多晶硅层。接着，在基板上形成一栅介电层，覆盖多晶硅层。之后，在栅介电层上形成一栅极，栅极是位于多晶硅层上方。最后，在栅极两侧的多晶硅层中形成一源极/漏极掺杂区。
其中，形成源极/漏极掺杂区的方法例如是以栅极为罩幕进行一掺杂制程，使多晶硅层的两侧成为一源极/漏极掺杂区。
再者，有源组件亦可是非晶硅薄膜晶体管。在此前提下，形成有源组件的方法例如是首先在基板上形成一栅极，且电性连接至扫描配线。之后，在基板上形成一栅介电层，且覆盖栅极。接着，在栅介电层上形成一通道，通道是位于栅极上方。最后，在通道上形成一源极/漏极。
在本实施例的画素结构的制造方法中，画素电极与透明电容电极的材质例如是铟锡氧化物或铟锌氧化物。
经由上述可知，本发明的画素结构适于配置在一基板上，其主要是由一扫描配线、一数据配线、一有源组件、多个透明电容电极以及一画素电极所构成.该画素结构的制造方法主要是在基板上先形成有源组件、扫描配线与数据配线，而有源组件是电性连接至扫描配线与数据配线.此外，在基板上形成多个透明电容电极.最后，在透明电容电极上形成画素电极，且电性连接至有源组件.其中，画素电极与透明电容电极是电性耦合为多层结构的一画素储存电容.由于画素储存电容的材质为透明材质，且具有多层结构，因此可以增加电容量，并可提高画素结构的开口率.
借由上述技术方案，本发明画素结构及其制造方法至少具有下列优点：
1、透明材质的画素储存电容可以大幅提升画素结构的开口率。
2、多层结构的画素储存电容具有极佳的电容量。
3、适合应用于高分辨率的液晶显示器中。
4、可以简化制程步骤。
综上所述，本发明新的画素结构及其制造方法，可适于增加画素储存电容的电容量，适于提高画素结构的开口率，且适于简化制程步骤。其具有上述诸多优点及实用价值，并在同类产品及制造方法中未见有类似结构设计及方法公开发表或使用而确属创新，其不论在产品结构、制造方法或功能上皆有较大改进，在技术上有较大进步，并产生了好用及实用的效果，且较现有画素结构及其制造方法具有增进的多项功效，从而更加适于实用，而具有产业的广泛利用价值，诚为一新颖、进步、实用的新设计。
上述说明仅是本发明技术方案的概述，为了能够更清楚了解本发明的技术手段，并可依照说明书的内容予以实施，以下以本发明的较佳实施例并配合附图详细说明如后。
附图说明
图1是一现有习知画素结构的剖面示意图。
图2A～图2H是本发明第一较佳实施例的画素结构的制造方法的流程及结构剖面图。
图3A～图3F是本发明第二较佳实施例的画素结构的制造方法的流程及结构剖面图。
图4是本发明第三较佳实施例的画素结构的剖面示意图。
100：画素结构 110：基板
130：数据配线 140：有源元件(组件)
150：画素储存电容 152：画素电极
154：透明电容电极 200、300、400：画素结构
210、310、410：基板 215、315：缓冲层
220、320、420：有源元件(组件) 222、322：多晶硅层
224、324：栅介电层 226、326、426：栅极
228、328：源极/漏极掺杂区 230a、330a：第一保护层
230b、330b：第二保护层 240a、240b：透明电容电极
340a、340b：透明电容电极 440a、440b：透明电容电极
242a、342a：第一介电层 242b、342b：第二介电层
250、350、450：数据配线 260：源极/漏极导体层
270、370、470：画素电极 280、380、480：画素储存电容
372：导体层 424：通道
428：源极/漏极 O1：第一接触窗开口
O2：第二接触窗开口 O3：接触窗开口
具体实施方式
以下结合附图及较佳实施例，对依据本发明提出的画素结构及其制造方法其具体结构、方法、制造方法、步骤、特征及其功效，详细说明如后。
[第一实施例]
图2A～图2H是本发明第一较佳实施例的画素结构的制造方法的流程及结构剖面图。首先请共同参阅图2A与图2B所示，在一基板210上形成一有源(即主动，以下均称为有源)组件220与一扫描配线(图中未示)。其中，有源组件220例如是低温多晶硅薄膜晶体管。形成有源组件220的方法例如是首先在基板210上形成一多晶硅层222。在形成多晶硅层222前，例如更包括形成一缓冲层215于基板210上，以防止多晶硅层222受到基板210内的离子污染。多晶硅层222例如是由非晶硅层经过回火(Anneal)而成。接着，例如在基板210上形成一栅介电层224，覆盖多晶硅层222。之后，例如在栅介电层224上形成一栅极226，栅极226是位于多晶硅层222上方。最后，例如以栅极226为罩幕进行一掺杂制程，以使多晶硅层222的两侧成为一源极/漏极掺杂区228。另外，有源组件220的栅极226是与扫描配线电性连接。
接着，请参阅图2C所示，在基板210上形成一透明电容电极240a。此外，在形成透明电容电极240a之前，例如更包括在基板210上形成一第一保护层230a，覆盖有源组件220。
接着请参阅图2D所示，例如在基板210上形成一第一介电层242a，覆盖透明电容电极240a。
接着请再参阅图2E所示，例如进行一道光罩制程以在有源组件220的源极/漏极掺杂区228上形成多个第一接触窗开口O1。之后，在基板210上以同一金属层图案化形成一数据配线250与一源极/漏极导体层260。其中，数据配线250是与源极/漏极导体层260电性连接，源极/漏极导体层260是填满第一接触窗开口O1以电性连接至有源组件220。
接着请再参阅图2F所示，在基板210上形成另一个透明电容电极240b，并且位于透明电容电极240a上方。此外，在形成透明电容电极240b之前，例如更包括在基板210上形成一第二保护层230b，覆盖数据配线250与源极/漏极导体层260。
接着请参阅图2G所示，例如在基板210上形成一第二介电层242b，覆盖透明电容电极240b。
最后请参阅图2H所示，例如进行另一道光罩制程以在源极/漏极导体层260上形成一第二接触窗开口O2。之后，在透明电容电极240b上方的第二介电层242b上形成一画素电极270。而且，画素电极270是填满第二接触窗开口O2以电性连接至源极/漏极导体层260，并藉由源极/漏极导体层260电性连接至有源组件220。其中，画素电极270与透明电容电极240a、240b是电性耦合为多层结构的一画素储存电容280。
以下将针对本发明第一较佳实施例的画素结构作介绍.请参阅图2G所示，画素结构200是适于配置在基板210上.该画素结构200主要是由基板210、扫描配线(图未示)、数据配线250、有源组件220、多个透明电容电极240a、240b以及画素电极270所构成.其中，扫描配线与数据配线250是配置于基板210上.有源组件220是邻近配置于扫描配线与数据配线250交会处的基板210上，且有源组件220是电性连接至扫描配线与数据配线250.透明电容电极240a、240b是配置于基板210上.画素电极270是配置于透明电容电极240a、240b上，且画素电极270是电性连接至有源组件220.画素电极270与透明电容电极240a、240b是电性耦合为多层结构的画素储存电容280.
此外，本较佳实施例的透明电容电极240a例如是直接电性连接至有源组件220，当然透明电容电极240a亦可电性连接至画素电极270，再藉由画素电极270电性连接至有源组件220。因此，在画素储存电容280中，透明电容电极240a与画素电极270例如是同一电位，而透明电容电极240b是另一电位。此种设计可以减少画素储存电容280所需的外加电源。
另外，画素结构200例如更包括源极/漏极导体层260。其中，有源组件220例如是藉由源极/漏极导体层260电性连接至数据配线250与画素电极270。画素电极270与透明电容电极240a、240b的材质例如是铟锡氧化物或铟锌氧化物。
[第二实施例]
图3A～图3F是本发明第二较佳实施例的画素结构的制造方法的流程及结构剖面图。首先请共同参阅图3A与图3B所示，在一基板310上形成一有源组件320与一扫描配线(图中未示)。其中，有源组件320例如是低温多晶硅薄膜晶体管。形成有源组件320的方法例如是首先在基板310上形成一多晶硅层322。在形成多晶硅层322前，例如更包括形成一缓冲层315于基板310上，以防止多晶硅层322受到基板310内的离子污染。多晶硅层322例如是由非晶硅层经过回火(Anneal)而成。接着，例如在基板310上形成一栅介电层324，覆盖多晶硅层322。之后，例如在栅介电层324上形成一栅极326，栅极326是位于多晶硅层322上方。最后，例如以栅极326为罩幕进行一掺杂制程，以使多晶硅层322的两侧成为一源极/漏极掺杂区328。另外，有源组件320的栅极326是与扫描配线电性连接。
接着请参阅图3C所示，在基板310上形成一透明电容电极340a。此外，在形成透明电容电极340a之前，例如更包括在基板310上形成一第一保护层330a，覆盖有源组件320。
接着请参阅图3D所示，在基板310上形成一数据配线350。此外，在形成数据配线350之前，例如更包括在基板310上形成一第一介电层342a，覆盖透明电容电极340a。
接着请参阅图3E所示，在基板310上形成另一透明电容电极340b，并且位于透明电容电极340a上方。此外，在形成透明电容电极340b之前，例如更包括在基板310上形成一第二保护层330b，覆盖数据配线350。
最后请参阅图3F所示，例如在基板310上形成一第二介电层342b，覆盖透明电容电极340b.接着，例如进行一道光罩制程，以在源极/漏极掺杂区328、数据配线350与透明电容电极340a上形成多个接触窗开口O3，并且接触窗开口O3未暴露透明电容电极340b.之后，将一透明材料层图案化，以在透明电容电极340b上方的第二介电层342b上形成一画素电极370，并在源极/漏极掺杂区328与数据配线350上方形成一导体层372.而且，画素电极370与导体层372是填满接触窗开口O3，以使画素电极370直接电性连接至有源组件的320源极/漏极掺杂区328，导体层372则电性连接至数据配线与350有源组件的320源极/漏极掺杂区328.其中，画素电极370与透明电容电极340a、340b是电性耦合为多层结构的一画素储存电容380.
以下将针对本发明第二较佳实施例的画素结构作介绍。请参阅图3F所示，画素结构300是适于配置在基板310上。该画素结构300主要是由基板310、扫描配线(图未示)、数据配线350、有源组件320、多个透明电容电极340a、340b以及画素电极370所构成。其中，扫描配线与数据配线350是配置于基板310上。有源组件320是邻近配置于扫描配线与数据配线350交会处的基板310上，且有源组件320是电性连接至扫描配线与数据配线350。透明电容电极340a、340b是配置于基板310上。画素电极370是配置于透明电容电极340a、340b上，且画素电极370是电性连接至有源组件320。画素电极370与透明电容电极340a、340b是电性耦合为多层结构的画素储存电容380。
此外，本较佳实施例的透明电容电极340a例如是电性连接至画素电极370，再藉由画素电极370电性连接至有源组件320，当然透明电容电极340a亦可直接电性连接至有源组件320。因此，在画素储存电容380中，透明电容电极340a与画素电极370例如是同一电位，而透明电容电极340b是另一电位。此种设计可以减少画素储存电容380所需的外加电源。
另外，画素结构300例如更包括导体层372。其中，有源组件320例如是藉由导体层372电性连接至数据配线350，画素电极370例如是直接电性连接至有源组件320。画素电极370、导体层372与透明电容电极340a、340b的材质例如是铟锡氧化物或铟锌氧化物。
[第三实施例]
请参阅图4所示，是本发明的第三较佳实施例的画素结构的剖面示意图。在本发明第三较佳实施例的画素结构400中，与上述较佳实施例不同处主要是以非晶硅薄膜晶体管为有源组件420，其特征仍在于配置有多层结构且透明的画素储存电容480，因此与上述较佳实施例相同处在此不再赘述。画素结构400的有源组件420例如是非晶硅薄膜晶体管。有源组件420例如是由一栅极426、一通道424以及一源极/漏极428所构成。其中，栅极426例如是配置于基板410上，且电性连接至扫描配线(图中未示)。通道424例如是配置于栅极426上方。源极/漏极428例如是配置于通道424上，且电性连接至数据配线450与画素电极470。
承上所述，在本发明三种较佳实施例的画素结构及其制造方法中，主要特征是为画素结构内配置有一画素储存电容，而且画素储存电容是由画素电极与多个透明电容电极电性耦合而成。符合上述特征的画素结构及其制造方法皆应属于本发明所欲保护的范围。
值得注意的是，画素储存电容并不局限于较佳实施例所述的仅由一画素电极与两个透明电容电极电性耦合而成，更可以增加透明电容电极的数量，以使画素储存电容在相同面积中获得更高的电容量。而且，将部份透明电容电极经由画素电极或直接电性连接至有源组件，即可减少画素储存电容所需使用的电源线路数目，并且具有极佳的电容量。另外，在第二较佳实施例中，画素电极是直接电性连接至有源组件，而不需透过源极/漏极导体层电性连接至有源组件，此设计可较第一较佳实施例减少一道光罩制程，进而可以缩短制程时间与成本。
综上所述，本发明的画素结构及其制造方法具有下列优点：
1、由于画素储存电容的各层电容电极皆为透明材质，因此可以大幅提升画素结构的开口率。
2、多层结构的画素储存电容具有极佳的电容量。
3、鱼油在相同面积中可以获得更高的电容量，因此可以适用于高分辨率的液晶显示器中。
4、由于仅需以一道光罩制程形成接触窗开口，即可满足有源组件电性连接至画素电极与数据配线的所需，故可以减少制程时间与成本。
以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制，虽然本发明已以较佳实施例揭露如上，然而并非用以限定本发明，任何熟悉本专业的技术人员，在不脱离本发明技术方案范围内，当可利用上述揭示的方法及技术内容作出些许的更动或修饰为等同变化的等效实施例，但是凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化与修饰，均仍属于本发明技术方案的范围内。
Claims (19)
1.一种画素结构，适于配置在一基板上，其特征在于该画素结构至少包括：
一扫描配线，配置于该基板上；
一数据配线，配置于该基板上；
一有源组件，邻近配置于该扫描配线与数据配线交会处的该基板上，且该有源组件是电性连接至该扫描配线与该数据配线；
两个透明电容电极，包括一第一透明电容电极以及一第二透明电容电极，分层配置于该基板上，且该第一透明电容电极位于该第二透明电容电极上；
一画素电极，配置于该些透明电容电极上且电性连接至该有源组件；
一第一介电层，配置于该第一透明电容电极与该第二透明电容电极之间；以及
一第二介电层，配置于该第二透明电容电极与该画素电极之间，其中该第一透明电容电极、该第一介电层以及该第二透明电容电极耦合为一个电容，而该第二透明电容电极、该第二介电层以及该画素电极耦合为另一个电容，且所述两个电容组成多层结构的一画素储存电容。
2.根据权利要求1所述的画素结构，其特征在于其中部分该些透明电容电极是直接电性连接至该有源组件。
3.根据权利要求1所述的画素结构，其特征在于其中部分该些透明电容电极是电性连接至该画素电极，并藉由该画素电极电性连接至该有源组件。
4.根据权利要求1所述的画素结构，其特征在于其中所述的有源组件包括低温多晶硅薄膜晶体管。
5.根据权利要求4所述的画素结构，其特征在于其更包括一源极/漏极导体层，其中该有源组件是藉由该源极/漏极导体层电性连接至该数据配线与该画素电极。
6.根据权利要求4所述的画素结构，其特征在于其更包括一导体层，其中该有源组件是藉由该导体层电性连接至该数据配线，且该画素电极是直接电性连接至该有源组件。
7.根据权利要求1所述的画素结构，其特征在于其中所述的有源组件包括非晶硅薄膜晶体管。
8.根据权利要求7所述的画素结构，其特征在于其中所述的有源组件至少包括：
一栅极，配置于该基板上，且电性连接至该扫描配线；
一通道，配置于该栅极上方；以及
一源极/漏极，配置于该通道上，且电性连接至该数据配线与该画素电极。
9.根据权利要求1所述的画素结构，其特征在于其中所述的画素电极与该些透明电容电极的材质包括铟锡氧化物以及铟锌氧化物其中之一。
10.一种画素结构的制造方法，其特征在于其至少包括以下步骤：
在一基板上形成一有源组件、一扫描配线与一数据配线，且该有源组件是电性连接至该扫描配线与该数据配线；
在该基板上形成两个透明电容电极，包括一第一透明电容电极以及一第二透明电容电极，分层配置于该基板上，且该第一透明电容电极位于该第二透明电容电极上；
在该些透明电容电极上形成一画素电极，且电性连接至该有源组件；
在该第一透明电容电极与该第二透明电容电极之间形成一第一介电层；以及
在该第二透明电容电极与该画素电极之间形成一第二介电层，其中该第一透明电容电极、该第一介电层以及该第二透明电容电极耦合为一个电容，而该第二透明电容电极、该第二介电层以及该画素电极耦合为另一个电容，且所述两个电容组成多层结构的一画素储存电容.
11.根据权利要求10所述的画素结构的制造方法，其特征在于其中所述的有源组件包括低温多晶硅薄膜晶体管。
12.根据权利要求11所述的画素结构的制造方法，其特征在于其中在形成该数据配线的同时，更包括在该有源组件上方形成一源极/漏极导体层，其中该有源组件是藉由该源极/漏极导体层电性连接至该数据配线与该画素电极。
13.根据权利要求11所述的画素结构的制造方法，其特征在于其中在形成该数据配线后，更包括在该有源组件上方形成一导体层，该有源组件是藉由该导体层电性连接至该数据配线，且该画素电极是直接电性连接至该有源组件。
14.根据权利要求13所述的画素结构的制造方法，其特征在于其中所述的导体层与该画素电极是由同一材料层图案化所形成。
15.根据权利要求11所述的画素结构的制造方法，其特征在于其中形成该有源组件的方法至少包括：
在该基板上形成一多晶硅层；
在该基板上形成一栅介电层，覆盖该多晶硅层；
在该栅介电层上形成一栅极，该栅极是位于该多晶硅层上方；以及
在该栅极两侧的该多晶硅层中形成一源极/漏极掺杂区。
16.根据权利要求15所述的画素结构的制造方法，其特征在于其中形成该源极/漏极掺杂区的方法包括以该栅极为罩幕进行一掺杂制程，使该多晶硅层的两侧成为一源极/漏极掺杂区。
17.根据权利要求10所述的画素结构的制造方法，其特征在于其中所述的有源组件包括非晶硅薄膜晶体管。
18.根据权利要求17所述的画素结构的制造方法，其特征在于其中形成该有源组件的方法至少包括：
在该基板上形成一栅极，且电性连接至该扫描配线；
在该基板上形成一栅介电层，且覆盖该栅极；
在该栅介电层上形成一通道，该通道是位于该栅极上方；以及
在该通道上形成一源极/漏极。
19.根据权利要求10所述的画素结构的制造方法，其特征在于其中所述的画素电极与该些透明电容电极的材质包括铟锡氧化物以及铟锌氧化物其中之一。
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