CN100409089C

CN100409089C - 画素结构及其修补方法

Info

Publication number: CN100409089C
Application number: CNB2005100772281A
Authority: CN
Inventors: 林家政
Original assignee: Toppoly Optoelectronics Corp
Current assignee: TPO Displays Corp
Priority date: 2005-06-16
Filing date: 2005-06-16
Publication date: 2008-08-06
Anticipated expiration: 2025-06-16
Also published as: CN1881054A

Abstract

一种画素结构包括一开关元件、一储存电容与一画素电极。其中，储存电容包括一第一电极与一第二电极。此外，第一电极包括多个第一电容耦合部以及多个第一连接部，其中，第一电容耦合部之间藉由第一连接部连接。另外，第二电极包括多个第二电容耦合部以及多个第二连接部。其中，第二电容耦合部之间是藉由第二连接部连接，且第一电容耦合部位于第二电容耦合部的下方。因此，可藉由修补导致电容泄漏的第一电容耦合部与第二电容耦合部，进而避免储存电容完全失效。

Description

画素结构及其修补方法

技术领域

本发明是有关于一种画素结构及其修补方法，且特别是有关于画素结构中的储存电容以及储存电容的修补方法。

背景技术

一般的薄膜晶体管液晶显示器主要是由一薄膜晶体管阵列基板、一对向基板以及一夹于前述二基板之间的液晶层所构成。其中，薄膜晶体管阵列基板主要包括基板、阵列排列于基板上的画素结构、扫描线(scan line)与资料线(data line)。前述的画素结构主要是由薄膜晶体管、画素电极(Pixel Electrode)、储存电容(Cst)所构成。一般而言，扫描线与资料线可将讯号传输至对应的画素结构，以达到显示的目的。此外，画素结构可藉由其储存电容的辅助，而维持正常的显示。

图1绘示为习知薄膜晶体管阵列基板的局部示意图，而图2绘示为图1中对应于A-A剖面线的剖面示意图。请同时参考图1与图2，习知的薄膜晶体管阵列基板上具有多个阵列排列的画素结构100、扫瞄线140以及资料线150。其中，画素结构100主要包括一薄膜晶体管110、一储存电容120、一画素电极130。此外，薄膜晶体管110电性连接于画素电极130，而储存电容120将在稍后详述。由图1可知，扫描线140与资料线150可将适当讯号传输至对应的画素结构100。具体而言，画素结构100中的薄膜晶体管110主要包括一闸极112、一通道层114、一源极116与一汲极118，在图1中，薄膜晶体管110属于顶闸极(Top Gate)的结构，且薄膜晶体管110的汲极118与画素电极130以及多晶硅电极122电性连接。

请继续参考图2，在本实施例中，储存电容120配置于画素电极130的下方，且储存电容120是由一多晶硅电极122、一金属层124与一介电层126所构成，而介电层126配置于多晶硅电极122与金属层124之间，而金属层124藉由部分的共用线配线160所形成。

图3绘示为习知储存电容因微粒而导致电容泄漏的剖面示意图。请参考图3，值得注意的是，在制造过程中，由于微粒P掉落于储存电容120内的介电层126或是其他因素导致介电层126破洞时，储存电容120将会发生电容泄漏(leakage)的现象而使画素结构100无法有效地被充电(薄膜晶体管110开启时)，且会发生异常漏电的现象(薄膜晶体管110关闭时)，进而造成液晶显示器的显示品质不佳。

发明内容

本发明的目的就是在提供一种画素结构，其具有易于修补的储存电容。

本发明的再一目的是提供一种画素结构的修补方法，其可快速修补储存电容。

为达上述的目的，本发明提出一种画素结构包括一开关元件、一储存电容与一画素电极。其中，储存电容包括一第一电极与一第二电极。此外，第一电极包括多个第一电容耦合部以及多个第一连接部，其中，第一电容耦合部之间藉由第一连接部连接。另外，第二电极包括多个第二电容耦合部以及多个第二连接部，其中，第一电容耦合部对应于第二电容耦合部，而第二电容耦合部之间藉由第二连接部连接，且第一电极的第一电容耦合部位于第二电极的第二电容耦合部的下方。此外，画素电极以及第一电极皆与开关元件电性连接。

本发明的一实施例所述的画素结构，其中开关元件例如是一薄膜晶体管，而薄膜晶体管包括一闸极、一通道层、一源极以及一汲极，且画素电极以及第一电极皆与汲极电性连接。

本发明的一实施例所述的画素结构，其中薄膜晶体管例如是一低温多晶硅薄膜晶体管。此外，第一电极例如是一低温多晶硅薄膜，而第二电极例如是一金属薄膜，且第一电极的第一电容耦合部位于第二电极的第二电容耦合部的下方。

本发明的一实施例所述的画素结构，其中第一连接部的线宽例如是小于第一电容耦合部的线宽，且第二连接部的线宽例如是小于第二电容耦合部的线宽。

本发明的一实施例所述的画素结构，其中第一连接部例如是位于第二电极下方以外的区域上，且第二连接部位于第一电极上方以外的区域上。

本发明的一实施例所述的画素结构，更包括一介电层，此介电层例如是配置于第一电极与第二电极之间。

本发明提出一种修补方法，适于对上述的画素结构进行修补，当部分第一电容耦合部与对应的第二电容耦合部之间发生电容泄漏时，修补方法包括藉由切割该第一连接部而使导致电容泄漏的该第一电容耦合部与该第一电极分开，或藉由切割该第二连接部而使该第二电容耦合部与该第二电极分开。

本发明的一实施例所述的修补方法，其中切割第一电容耦合部与第一连接部或切割第二电容耦合部与第二连接部的方法例如是包括雷射切割(laser cutting)。

本发明又提出一种修补方法，适于对前述的画素结构进行修补，当部分第一电容耦合部与对应的第二电容耦合部之间发生电容泄漏时，修补方法例如是包括分离(electrical isolate)导致电容泄漏的第一电容耦合部与第一连接部以及分离第二电容耦合部与第二连接部。

本发明的一实施例所述的修补方法，其中分离第一电容耦合部与第一连接部以及分离第二电容耦合部与第二连接部的方法包括雷射切割。

本发明的画素结构因采用多个第一电容耦合部与多个第二电容耦合部。因此，当储存电容内具有微粒或孔洞时，可针对个别的第一电容耦合及/或第二电容耦合部进行修补，进而避免储存电容完全失效。

为让本发明的上述和其他目的、特征和优点能更明显易懂，下文特举较佳实施例，并配合所附图式，作详细说明如下。

附图说明

图1绘示为习知薄膜晶体管阵列基板的局部示意图。

图2绘示为图1中对应于A-A剖面线的剖面示意图。

图3绘示为习知储存电容因微粒而导致电容泄漏的剖面示意图。

图4绘示为本发明第一实施例的画素结构示意图。

图5绘示为图4中对应于B-B剖面线的剖面示意图。

图6绘示为瑕疵的储存电容。

图7绘示为本发明第二实施例的储存电容示意图。

10：接触窗 100、200：画素结构

110：薄膜晶体管 114、214：通道层

112、222：闸极 116、216：源极

118、218：汲极 120、220、320：储存电容

122：多晶硅电极 124：金属层

126、226、326：介电层 130、230：画素电极

140、240：扫描线 150、250：资料线

210：开关元件 222：第一电极

222a、322a：第一电容耦合部

222b、322b、322b’：第一连接部

224、324：第二电极

224a、324a：第二电容耦合部

224b、324b：第二连接部

160、260：共用配线

L、N、N’：虚线

具体实施方式

第一实施例

图4绘示为本发明第一实施例的画素结构示意图。请参考图4，本实施例的薄膜晶体管阵列基板上具有多个阵列排列的画素结构200、扫瞄线240以及资料线250。其中，画素结构200包括一开关元件210、一储存电容220、一画素电极230。承上述，开关元件210与储存电容220以及画素电极230电性连接，而由图4可清楚得知，开关元件210是通过接触窗10与储存电容220以及画素电极230电性连接。然而，熟习此项技术的人士可藉由其他方式使开关元件210与储存电容220以及画素电极230电性连接。

更详细地说，扫描线240可传输一启动电压至开关元件210，以开启开关元件210，而资料线250可传输一电压讯号至对应的开关元件210，而此电压讯号会通过开启状态的开关元件210而对与其电性连接的储存电容220充电。

图5绘示为图4中对应于B-B剖面线的剖面示意图。请参考图5，本实施例的画素结构200中，开关元件210例如是一低温多晶硅薄膜晶体管，其例如是顶闸极型态的低温多晶硅薄膜晶体管。具体而言，本实施例的开关元件210主要包括闸极212、位于闸极212下方的通道层214，以及位于通道层214两侧的源极216与汲极218。由图5可知，开关元件210中的汲极218与画素电极230可藉由接触窗10达到电性连接的目的。

请同时参考图4与图5，本实施例的储存电容220是由第一电极222与第二电极224所构成，而第一电极222与第二电极224之间例如可进一步包括一介电层226。在低温多晶硅薄膜晶体管的制程中，汲极218与第一电极222(其结构将详述于后)例如可藉由同一道光罩制程制作，换言之，汲极218与第一电极222例如皆为低温多晶硅薄膜。由图4可知，汲极218与第一电极222是彼此相连接的低温多晶硅薄膜。此外，第二电极224与共用配线260例如可藉由同一道光罩制程制作，换言之，图5中的第二电极224藉由图4中部分的共用配线260所形成，而第二电极224与共用配线260的材质例如皆为相同材质的金属薄膜。承上述，介电层226的材质例如是氮化硅、氧化硅、氮氧化硅，或是其他介电材料。

值得留意的是，第一电极222包括多个第一电容耦合部222a以及多个第一连接部222b。其中，第一电容耦合部222a之间藉由第一连接部222b连接。另外，第二电极224包括多个第二电容耦合部224a以及多个第二连接部224b。其中，第二电容耦合部224a之间藉由第二连接部224b连接。前述的第一电容耦合部222a与第二电容耦合部224a互为对应配置，且第一电容耦合部222a位于第二电容耦合部224a的下方。

更详细地说，第一连接部222b的线宽例如是小于第一电容耦合部222a的线宽，而第二连接部224b的线宽例如是小于第二电容耦合部224a的线宽。此外，第一连接部222b位于第二电极224下方以外的区域上，且第二连接部224b位于第一电极222上方以外的区域上。上述第一连接部222b以及第二连接部224b的位置仅用以举例说明，其分布的位置以能够轻易进行修补(被切除)为原则(以下将详述)。一般而言，常用的修补方法是使用雷射切割，所以在设计第一、第二电容耦合部的尺寸时会考量雷射能量束(laser beam)的大小以及第一、第二电容耦合部在制程中的对位精度，因此一般会控制相邻最近距离耦合部，亦可说是各别耦合部之间相距5μm以上，例如图4中邻近两个条状第一电容耦合部222a之间的距离，或是后面将会提到的图7中为第一连接部322b所连接的相邻两个第一电容耦合部322a。当然，本实施例并不特别限定第一电容耦合部222a与第一连接部222b以及第二电容耦合部224a与第二连接部224b的数目、设计的形状与连接方式，只要储存电容220能具有多个第一电容耦合部222a与多个第二电容耦合部224a即可。

图6绘示为瑕疵的储存电容。请参考图6，在画素结构200的制造过程中，有可能会有微粒P掉落于储存电容220的介电层226中的现象或是介电层226破洞的现象发生，此时，吾人可沿着虚线L藉由雷射切割的方式将导致电容泄漏的第一电容耦合部222a与第一电容连接部222b分离，或者沿着两虚线N、N’将第二电容耦合部224a与第二电容连接部224b分离，以达到修补的功效。

在经过上述的修补程序后，仅有部分的电容耦合面积被舍弃，且经过修补后的储存电容220仍可保有一定比率的储存电容值(capacitance)。相较于习知技术，本实施例的储存电容220不易完全失效，且有助于产品良率的提升。另外，为了确保设计的电容值与实际有效电容值一致，可以使重迭相对应的第一、第二电极其中的一的面积大于另一个，换言之，整体第一电极形状的边缘与整体第二电极形状的边缘相距小于或等于1微米(1μm)，以克服制程机台的对位误差以及避免过大而造成开口率的损失。

当然，上述的修补方法也可同时选择沿着虚线L藉由雷射切割的方式将导致电容泄漏的第一电容耦合部222a与第一电容连接部222b分离，并同时沿着虚线N、N’藉由雷射切割的方式将第二电容耦合部224a与第二电容连接部224b分离。需详加说明的是，由于本实施例中的第二电容耦合部224a藉由共用配线260以双边驱动的方式来对第二电容耦合部224a通电。因此，在将第二电容耦合部224a与第二电容连接部224b沿着虚线N、N’分离后，其他正常且未被切除的第二电容耦合部224a仍可正常地发挥功效。

第二实施例

图7绘示为本发明第二实施例的储存电容示意图。请参考图7，本实施例与第一实施例非常的类似，其主要不同之处在于：本实施例的储存电容320中第一电容耦合部322a与第一连接部322b以及第二电容耦合部324a与第二连接部324b在数目、设计形状与连接方式上有所不同，但也具有与第一实施例可避免储存电容220完全失效的功效。具体而言，本实施例采用8个或者更多个第一电容耦合部322a的设计，且各个第一电容耦合部322a是通过两个以上的第一连接部322b、322b’连接至其他的第一电容耦合部322a。

在储存电容320的制造过程中，有可能会有微粒P掉落于储存电容320中或是其他因素使得储存电容320中有破洞的现象。此时，可采用与第一实施例相同的雷射修补方法。首先，例如利用雷射切割沿着虚线S1与S2，分离第一电容耦合部322a与第一连接部322b，或者沿着虚线Q分离第二电容耦合部324a与第二连接部324b。本实施例中，吾人利用上述的修补方式，以达到修补的功效。

当然，除了上述的修补方式之外，吾人也可以沿着虚线S1与S2分离第一电容耦合部322a与第一连接部322b，并同时沿着虚线Q分离第二电容耦合部324a与第二连接部324b。值得留意的是，本实施例采用了8个第一电容耦合部322a与8个第二电容耦合部324a。在吾人进行雷射修补后，舍弃了其中的一的第一电容耦合部322a与对应的第二电容耦合部324a。因此，修补后的储存电容值为百分之87.5。

若本实施例采用20个第一电容耦合部322a与20个第二电容耦合部324a。在吾人对储存电容320进行雷射修补后，舍弃了其中的一的第一电容耦合部322a与对应的第二电容耦合部324a，修补后的储存电容值可大幅提升为百分之95。由此可知，本发明若采用数目愈多的电容耦合部，愈能有效地提升修补后的储存电容值。

综上所述，本发明的画素结构及其修补方法至少具有下列优点：

1.本发明的储存电容可藉由本发明的修补方法，进而维持其他正常的第一电容耦合部与第二电容耦合部的效用并藉由此修补方法进而提升产品的良率与降低制造成本。

2.本发明的画素结构中的储存电容由于具有多个电容耦合部，因此，经过修补后的储存电容不易完全失效。

3.本发明的画素结构中的储存电容可藉由增加电容耦合部的设计数目，进而提升修补后的储存电容值。

虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明，任何熟习此技艺者，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，因此本发明的保护范围当视后附的申请专利范围所界定者为准。

Claims

1. 一种画素结构，其特征在于其包括：

一开关元件；

一储存电容，包括：

一第一电极，包括多个第一电容耦合部以及多个第一连接部，其中该第一电容耦合部之间藉由该第一连接部连接；

一第二电极，包括多个第二电容耦合部以及多个第二连接部，而该第二电容耦合部之间藉由该第二连接部连接，其中该第一电容耦合部对应于该第二电容耦合部，且该些第一电容耦合部相对于该些第二电容耦合部的下方；

一介电层，配置于该第一电极与该第二电极之间；以及

一画素电极，其中该画素电极以及该第一电极与该开关元件电性连接。

2. 根据权利要求1所述的画素结构，其特征在于其中所述的第一电极形状的边缘与该第二电极形状的边缘相距小于或等于1微米(1μm)。

3. 根据权利要求1所述的画素结构，其特征在于其中所述的开关元件为一低温多晶硅薄膜晶体管。

4. 根据权利要求3所述的画素结构，其特征在于其中所述的第一电极为一低温多晶硅薄膜，而该第二电极为一金属薄膜，且该第一电极的该第一电容耦合部位于该第二电极的该第二电容耦合部的下方。

5. 根据权利要求1所述的画素结构，其特征在于其中所述的第一连接部的线宽小于该第一电容耦合部的线宽，且该第二连接部的线宽小于该第二电容耦合部的线宽。

6. 根据权利要求1所述的画素结构，其特征在于其中所述的第一连接部位于该第二电极下方以外的区域上，且该第二连接部位于该第一电极上方以外的区域上。

7. 根据权利要求1所述的画素结构，其特征在于其中所述的该些第一电容耦合部或该些第二电容耦合部，相邻最近距离耦合部之间相距5微米(5μm)以上。

8. 一种修补方法，适于对权利要求1所述的画素结构进行修补，当部分该第一电容耦合部与对应的该第二电容耦合部之间发生电容泄漏时，其特征在于该修补方法包括：

藉由切割该第一连接部而使导致电容泄漏的该第一电容耦合部与该第一电极分开，或藉由切割该第二连接部而使该第二电容耦合部与该第二电极分开。

9. 根据权利要求8所述的修补方法，其特征在于其中修补方法包括雷射切割。

10.一种修补方法，适于对权利要求1所述的画素结构进行修补，当部分该第一电容耦合部与对应的该第二电容耦合部之间发生电容泄漏时，其特征在于该修补方法包括：

藉由切割该第一连接部而使导致电容泄漏的该第一电容耦合部与该第一电极分开，并同时藉由切割该第二连接部而使该第二电容耦合部与该第二电极分开。

11. 根据权利要求10所述的修补方法，其特征在于其中修补方法包括雷射切割。