CN1534778A - 一种具有双层保护层的镶嵌金属内连线结构 - Google Patents
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Abstract
本发明提供一种具有双层保护层的镶嵌金属内连线结构，包含有一半导体晶圆；一介电层设于该半导体晶圆上，该介电层内形成有一镶嵌凹洞；一铜金属导线，设于该镶嵌凹洞内，该铜金属导线具有一经过CMP研磨过的上表面，使该上表面约与该介电层齐平；以及一双层保护层，包括一HDPCVD氮化硅层以及一掺杂碳化硅(doped silicon carbide)上层覆于该铜金属导线的上表面。该铜金属导线层的该上表面是在CMP研磨后，以氢气电浆或氨气(ammonia)电浆预处理。该HDPCVD氮化硅层是利用在350℃下的高密度电浆化学气相沉积(HDPCVD)法沉积而成。
Description
技术领域
本发明是关于一种金属内连线结构，尤指一种可抑制漏电突丘(hillock)形成的铜镶嵌内连线结构。
发明背景
当制程程序与新的材料进行整合时，元件尺寸的不断缩减造成了技术上的挑战，对0.18微米以下的线幅尺寸而言，铜金属的性质使其自然而然的成为内连线的最佳选择材料。铜金属内连线制程包括镶嵌以及双镶嵌制程，其中双镶嵌制程(dual damascene process)是一种能够一体形成金属导线以及插塞(plug)的上下堆叠结构的方法，以用来连接半导体晶片中各层间的不同元件与导线。由于在制备双镶嵌结构时，最后均会进行一道化学机械研磨制程(chemical mechanical polish，CMP)，使半导体晶片表面变得很平坦，非常利于后续各种沉积及微影(photo-lithography)等制程的进行，以制备结构良好的多重金属内连线(multilevel interconnects)，因此双镶嵌结构被广泛地应用在集成电路的制程上。而随着集成电路的发展日趋精密与复杂，如何提升双镶嵌结构的良率，并改进双镶嵌结构的制作方法，是目前集成电路制程中重要的课题。
请参阅图1，图1为习知上下对准的双镶嵌内连线剖面示意图。如图1所示，晶圆100上包含有一下层镶嵌导线102以及一上层镶嵌导线104，两者藉由一介层洞106电连接。下层镶嵌导线102以及上层镶嵌导线104是分别以镶嵌制程嵌入在一下层介电层108以及上层介电层110中。如熟习该行业者所知，介层洞106的形成是与容纳上层镶嵌导线104的沟渠结构一体定义完成，而介层洞106是形成于一位于下层介电层108以及上层介电层110之间的中间介电层112中。中间介电层112与上层介电层110之间为一停止层122。下层镶嵌导线102基本上由铜金属线(conductor core)130、包覆铜金属线130的阻障层(barrier)126以及晶种层(seed layer)128所构成。上层镶嵌导线104基本上由铜金属线136、包覆铜金属线136的阻障层132以及晶种层134所构成。
在铜镶嵌制程中，不论是单镶嵌制程或者双镶嵌制程，一般在分别形成下层镶嵌导线102以及上层镶嵌导线104之后，会在暴露出的下层镶嵌导线102或上层镶嵌导线104表面上先进行表面还原(reduction)预处理，随后再现场(in-situ)以化学气相沉积(CVD)反应在经还原预处理的下层镶嵌导线102或上层镶嵌导线104表面上覆以保护层(capping layer)120以及124。还原预处理通常是利用晶圆在CVD机台中以400℃的氢气电浆或者氨气电浆清洗暴露出的下层镶嵌导线102或上层镶嵌导线104表面，以减少或完全清除可能形成于下层镶嵌导线102或上层镶嵌导线104表面上的铜金属氧化物残留。接着，在相同温度(400℃)下，于同一CVD机台中进行一电浆加强化学气相沉积(PECVD)制程，以沉积形成氮化硅保护层120以及124，其厚度可以达500埃以上。
然而，上述习知镶嵌技术却产生严重的漏电流问题，这是由于在进行下层镶嵌导线102以及上层镶嵌导线104表面还原预处理以及后续PECVD保护层沉积的高温热制程，造成下层介电层108、上层介电层110以及氮化硅保护层120、124的应力破裂(stress fracture)，如此导致后续填入的铜金属可能沿此应力破裂向外扩散，产生所谓的漏电突丘(hillock)140，如图1所示。此漏电突丘140即为铜导线向周围介电层的漏电途径。由此可知，传统铜镶嵌制程不论在漏电流预防以及效能上均未臻理想，而犹待进一步克服改善。
发明内容
本发明的主要目的在于提供一种具有双层保护层的镶嵌金属内连线结构，可降低热预算(thermal budget)，以抑制漏电突丘的产生。
本发明提供一种具有双层保护层的镶嵌金属内连线结构，其包含有：
一半导体晶圆；
一介电层设于该半导体晶圆上，该介电层内形成有一镶嵌凹洞；
一铜金属导线，设于该镶嵌凹洞内，该铜金属导线具有一经过CMP研磨过的上表面，使该上表面约与该介电层齐平；以及
一双层保护层，包括一HDPCVD氮化硅底层以及一掺杂碳化硅上层覆于该铜金属导线的上表面。
一种形成具有双层保护层的镶嵌金属内连线结构的方法，其包含有：
提供一半导体晶圆；
沉积一介电层于该半导体晶圆上，该介电层内形成有一镶嵌凹洞；
沉积一铜金属导线，于该镶嵌凹洞内；
进行一CMP制程，使该铜金属导线具有一经过CMP研磨过的上表面，俾使该上表面约与该介电层齐平；以及
沉积一双层保护层，包括一HDPCVD氮化硅底层以及一掺杂碳化硅上层覆于该铜金属导线的上表面。
所述的铜金属导线层的该上表面是在CMP研磨后，以氢气电浆或氨气(ammonia)电浆预处理。
所述的该氢气电浆或氨气电浆预处理是在低于300℃下进行约10至60秒。
所述的该HDPCVD氮化硅底层是利用在350℃下的高密度电浆化学气相沉积法沉积而成。
所述的该掺杂碳化硅上层可为SiCOH或SiCNH。
所述的方法，其中沉积该掺杂碳化硅上层是利用三甲基硅烷或四甲基硅烷为前驱物。
本发明藉由高密度电浆化学气相沉积(HDPCVD)制程，以沉积形成氮化硅底层，并利用沉积HDP氮化硅底层的特性，可进行由室温开始的还原预处理，减少热预算，抑制漏电突丘的产生。此外，为弥补HDP氮化硅底层的不足，另于其上沉积有一低介电常数的掺杂碳化硅上层。氮化硅底层与低介电常数的掺杂碳化硅上层构成一双层保护层(bi-layer protection)，可大幅增加集成电路内连线的可靠度及操作效能。
为了使贵审查员能更近一步了解本发明的特征及技术内容，请参阅以下有关本发明的详细说明与附图。然而所附附图仅供参考与说明之用，并非用来对本发明加以限制。
附图说明
图1为习知上下对准的双镶嵌内连线剖面图；
图2为本发明镶嵌结构的放大剖面示意图；
图3为本发明还原预处理的热预算示意图；
图4为本发明双镶嵌实施例的剖面示意图。
符号说明
100 晶圆 102 下层镶嵌导线
104 上层镶嵌导线 106 介层洞
108 下层介电层 110 上层介电层
112 中间介电层 120 保护层
122 停止层 124 保护层
126 阻障层 128 晶种层
130 铜金属线 132 阻障层
134 晶种层 136 铜金属线
140 漏电突丘
200 半导体晶圆 210 铜金属
212 介电层 213 晶种层
214 研磨停止层 215 阻障层
216 上表面 217 导线沟渠
220 HDPCVD氮化硅层 240 掺杂碳化硅层
400 晶圆 402 下层镶嵌导线
404 上层镶嵌导线 406 介层洞
408 下层介电层 410 上层介电层
412 中间介电层 420 双层保护层
422 停止层 424 双层保护层
426 阻障层 428 晶种层
430 铜金属线 432 阻障层
434 晶种层 436 铜金属线
420a HDP氮化硅底层 420b 掺杂碳化硅上层
424a HDP氮化硅底层 424b 掺杂碳化硅上层
具体实施方式
请参阅图2，图2为依据本发明一较佳实施例的镶嵌内连线剖面示意图。如图2所示，半导体晶圆200上包含有一介电层212，其内形成有一镶嵌导线沟渠217。导线沟渠217内填入有阻障层215、晶种层213以及铜金属导线层210。介电层212可由低介电常数材料所构成，包含FLARETM、SiLKTM、亚芳香基醚类聚合物(poly(arylene ether)polymer)、parylene类化合物、聚醯亚胺(polyimide)是高分子、氟化聚醯亚胺(fluorinated polyimide)、HSQ、BCB、氟硅玻璃(FSG)、二氧化硅、多孔硅玻璃(nanoporous silica)、或铁氟龙等介电常数小于3以下的材料。阻障层215包括有钛、氮化钛(TiN)、氮化钽(TaN)、氮化钨(WN)以及上述组合。铜金属导线层210具有一经过CMP研磨的上表面216。以CMP进行铜金属导线层210研磨时，是以研磨停止层214作为研磨终点层，一般为氮化硅。铜金属导线层210的上表面216是在CMP研磨后，以氢气电浆或氨气(ammonia)电浆等还原性气体预处理，随后于其上覆以一双层保护层(bi-layer protection film)，包括一HDPCVD氮化硅层220以及一掺杂碳化硅(doped silicon carbide)层240。需注意的是，镶嵌导线沟渠217亦可为一介层洞(via)结构，则此时填入介层洞结构的铜金属即为一插塞。
本发明的功效主要显现在利用由HDPCVD氮化硅层220以及掺杂碳化硅(doped silicon carbide)层240的双层保护层。其中HDPCVD氮化硅层220是以高密度电浆化学气相沉积(HDPCVD)技术，于300℃至400℃之间，较佳低于350℃的操作温度，源极功率高于2250瓦，偏压功率(bias power)约1800瓦的电浆环境下进行氮化硅层220的沉积。由于HDPCVD制程可由室温开始升温，因此可以降低热预算，进而降低对介电层212以及氮化硅层220的应力破裂效应。请参阅图3，伴随使用HDPCVD氮化硅层220的另一好处在于可于低于300℃、源极功率(source power)高于3000瓦(watt)的环境下，以氨气或氢气电浆进行10到60秒左右的上表面216还原预处理，由于HDPCVD制程特性使然，还原预处理可由室温开始升温，在高密度电浆环境中，仅需到300℃即可完成预处理，减少热预算。一般，建议HDPCVD氮化硅层220的厚度约在300至700埃，较佳为500埃。
为弥补HDPCVD氮化硅层220可能对热制程所导致的应力破裂的抵抗力不足，本发明另于HDPCVD氮化硅层220上沉积掺杂碳化硅层240。掺杂碳化硅层240可以为氧掺杂碳化硅(oxygen doped SiC)或氮掺杂碳化硅(nitrogen dopedSiC)，其严格说来分别为硅、碳、氧、氢或者硅、碳、氮、氢所构成的碳化硅化合物。掺杂碳化硅层240可以由三甲基硅烷(3-MS)或四甲基硅烷(4-MS)为前驱物(precursor)，在低于400℃，较佳低于350℃的电浆环境下沉积而得。掺杂碳化硅层240具有优良的阻挡性，可以防止铜金属向外扩散。此外，相较于HDPCVD氮化硅层220的介电常数约为7，掺杂碳化硅层240具有较低的介电常数，其k值约为4.4左右，如此可降低集成电路于操作时的RC延迟效应，提高集成电路性能。
请参阅图4，图4为本发明双镶嵌实施例的剖面示意图。如图4所示，半导体晶圆400上包含有一下层镶嵌导线402以及一上层镶嵌导线404，两者藉由填入一介层洞406的插塞电连接。下层镶嵌导线402以及上层镶嵌导线404是分别以镶嵌制程嵌入在一下层介电层408以及上层介电层410中。如熟习该行业者所知，介层洞406的形成是与容纳上层镶嵌导线404的沟渠结构一体定义完成，而介层洞406是形成于一位于下层介电层408以及上层介电层410之间的中间介电层412中。下层镶嵌导线402基本上由铜金属线(conductorcore)430、包覆铜金属线430的阻障层426以及晶种层428所构成。上层镶嵌导线404基本上由铜金属线436、包覆铜金属线436的阻障层432以及晶种层434所构成。
在分别形成下层镶嵌导线402以及上层镶嵌导线404之后，会在暴露出的下层镶嵌导线402或上层镶嵌导线404表面上先进行表面还原(reduction)预处理，随后再现场(in-situ)以高密度电浆化学气相沉积(HDPCVD)在经还原预处理的下层镶嵌导线402或上层镶嵌导线404表面上覆以双层保护层(cappinglayer)420以及424。双层保护层420以及424的目的除了防止铜表面氧化之外，亦可防止铜金属向外扩散。其中，双层保护层420包含有HDP氮化硅底层420a以及掺杂碳化硅上层420b，双层保护层424包含有HDP氮化硅底层424a以及掺杂碳化硅上层424b。还原预处理通常是利用晶圆在HDPCVD机台中以300℃以下的氢气电浆、N2H2电浆、或氨气电浆清洗暴露出的下层镶嵌导线402或上层镶嵌导线404表面，以减少或完全清除可能形成于下层镶嵌导线402或上层镶嵌导线404表面上的铜金属氧化物残留。接着，在低于350℃下，于同一HDPCVD机台中进行一高密度化学气相沉积(HDPCVD)制程，以沉积形成氮化硅底层420a或424a，其厚度约500埃。
相较于习知技艺，本发明藉由高密度电浆化学气相沉积(HDPCVD)制程，以沉积形成氮化硅底层420a或424a，并利用沉积HDP氮化硅底层的特性，可进行由室温开始的还原预处理，减少热预算，抑制漏电突丘的产生。此外，为弥补HDP氮化硅底层的不足，另于其上沉积有一低介电常数的掺杂碳化硅上层。氮化硅底层与低介电常数的掺杂碳化硅上层构成一双层保护层(bi-layerprotection)，可大幅增加集成电路内连线的可靠度及操作效能。以上种种优点均显示本发明已完全符合专利法所规定的产业利用性、新颖性及进步性等法定要件，爰依专利法提出申请，敬请详查并赐准本案专利。
以上所述仅为本发明的较佳实施例，凡依本发明申请专利范围所做的均等变化与修饰，皆应属本发明专利的涵盖范围。
Claims (11)
1、一种具有双层保护层的镶嵌金属内连线结构，其特征在于包含有：
一半导体晶圆；
一介电层设于该半导体晶圆上，该介电层内形成有一镶嵌凹洞；
一铜金属导线，设于该镶嵌凹洞内，该铜金属导线具有一经过CMP研磨过的上表面，使该上表面约与该介电层齐平；以及
一双层保护层，包括一HDPCVD氮化硅底层以及一掺杂碳化硅上层覆于该铜金属导线的上表面。
2、如权利要求1所述的具有双层保护层的镶嵌金属内连线结构，其特征在于该铜金属导线层的该上表面是在CMP研磨后，以氢气电浆或氨气电浆预处理。
3、如权利要求2所述的具有双层保护层的镶嵌金属内连线结构，其特征在于该氢气电浆或氨气电浆预处理是在低于300℃下进行约10至60秒。
4、如权利要求1所述的具有双层保护层的镶嵌金属内连线结构，其特征在于该HDPCVD氮化硅底层是利用在350℃下的高密度电浆化学气相沉积法沉积而成。
5、如权利要求1项所述的具有双层保护层的镶嵌金属内连线结构，其特征在于该掺杂碳化硅上层可为SiCOH或SiCNH。
6、一种形成具有双层保护层的镶嵌金属内连线结构的方法，其特征在于包含有：
提供一半导体晶圆；
沉积一介电层于该半导体晶圆上，该介电层内形成有一镶嵌凹洞；
沉积一铜金属导线，于该镶嵌凹洞内；
进行一CMP制程，使该铜金属导线具有一经过CMP研磨过的上表面，俾使该上表面约与该介电层齐平；以及
沉积一双层保护层，包括一HDPCVD氮化硅底层以及一掺杂碳化硅上层覆于该铜金属导线的上表面。
7、如权利要求6所述的方法，其特征在于该铜金属导线层的该上表面是在CMP研磨后，以氢气电浆或氨气电浆预处理。
8、如权利要求7所述的方法，其特征在于该氢气电浆或氨气电浆预处理是在低于300℃下进行约10至60秒。
9、如权利要求6所述的方法，其特征在于该HDPCVD氮化硅底层是利用在350℃下的高密度电浆化学气相沉积法沉积而成。
10、如权利要求6所述的方法，其特征在于该掺杂碳化硅上层可为SiCOH或SiCNH。
11、如权利要求10所述的方法，其特征在于沉积该掺杂碳化硅上层是利用三甲基硅烷或四甲基硅烷为前驱物。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CNB031090443A CN1299358C (zh) | 2003-04-02 | 2003-04-02 | 一种具有双层保护层的镶嵌金属内连线结构及其制造方法 |
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| Application Number | Priority Date | Filing Date | Title |
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| CNB031090443A CN1299358C (zh) | 2003-04-02 | 2003-04-02 | 一种具有双层保护层的镶嵌金属内连线结构及其制造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN1534778A true CN1534778A (zh) | 2004-10-06 |
| CN1299358C CN1299358C (zh) | 2007-02-07 |
Family
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CNB031090443A Expired - Lifetime CN1299358C (zh) | 2003-04-02 | 2003-04-02 | 一种具有双层保护层的镶嵌金属内连线结构及其制造方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN1299358C (zh) |
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|---|---|
| CN1299358C (zh) | 2007-02-07 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| CX01 | Expiry of patent term | ||
| CX01 | Expiry of patent term |
Granted publication date: 20070207 |