CN1522498A - 维特比侦测器状态计量再规范之方法及装置 - Google Patents

Abstract

维特比侦测器状态计量再规范之方法及装置。该方法包含制造一具有预定数目状态之维特比侦测器(138)，其中该维特比侦测器(138)储存每一状态的状态计量值以及旁支计量值，而且该维特比侦测器(138)实现一卷积图(trellis diagram)。该方法包含建构一维特比侦测器(138)，以支持一具有g+h’个位的状态计量值。用以代表该旁支计量值所需的位数以g表示，而用以代表该状态计量值所需的额外位数以h’表示。该额外位数h’少于该额外位数h，h由以下的不等式决定：2^h－1－h≥K－1，其中K代表该卷积图的缩限长度。

Description

维特比侦测器状态计量再规范之方法及装置

背景

计算机硬盘，亦被称为固定磁盘或是硬盘，在现代计算机系统中已成为实质上的标准资料储存组件，并且继续深入现代消费性电子产品中。硬盘的激增可以直接归功于低价格、高储存量、高可靠度、高利用性、低功率损耗、高数据传输速率、以及更小的尺寸。

这些硬盘通常具有一个或多个旋转磁盘，包覆在一环境控制的外壳中，该外壳还包含所有用来读写资料的电子和机械零件，以及和其它装置沟通的接口。读写头位于每片磁盘上，通常是每片磁盘的每个面上，以记录和读取资料。硬盘中的电子零件与这些读写头相耦合，并且包含多个零件以控制读写头的位置，以及产生或侦测代表资料的电磁场。这些组件从主机处接收资料，例如个人计算机，并且将该资料译成磁码，经由读写头，记录在磁盘上。再者，当主机要从硬盘读取资料，该电子组件锁定所需的资料位置，侦测代表该资料的磁码，再将其转译回二进制数字信息，以供主机读取。并且，利用侦错和校正算法以确保资料的正确存取。

不论在读写头技术，或是解释由该读写头所读取的磁波动的方法上都有重要的进步。该读写头是磁盘与硬盘中电子组件的接口，而通常一颗硬盘含有多个读写头。读写头通实际上读取和写入已磁性编码的资料，以在磁盘上形成磁通量区域。包含二进制0与1的资料的编码方式，是藉由读写头记录与侦测一连串磁通量反转的有与无。磁通量反转为磁盘上两相邻区域磁通量的改变。传统硬盘读取资料的方式，是藉由在磁盘转动时，当磁通量反转通过读写头下方的时候，侦测该读写头上的电压峰值。这个方法称为峰值侦测。然而，随着储存密度的增加，峰值振幅必须减小，而且讯号鉴别能力必须更好。更高的磁盘转速使得峰值与峰值之间的间隔更小，因此峰值侦测也就更加困难。

目前已研发一种磁阻(Magneto-resistive，MR)读写头，拥有更佳的灵敏度，可以侦测更小振幅的磁讯号，以及拥有更佳的讯号鉴别能力以解决因为高储存密度所产生的问题。此外，针对储存密度与转速皆同时增高，已发展另一种称做局部响应最大相似(PartialResponse Maximum Likelihood，PRML)的技术以更进一步解决峰值侦测的问题。源自通讯技术领域的局部响应最大相似技术，是一种施行于硬盘电子组件的算法，以解释由读写头侦测到的磁讯号。以局部响应最大相似技术为基础的硬盘，读取由储存于磁盘上的磁通量反转所产生的模拟波形。然而，以局部响应最大相似技术为基础的硬盘，藉由数字取样该模拟波形(即局部响应)以指出磁通量反转，而不寻找峰值，并且使用先进讯号处理技术以决定该波形的元位图形(即最大相似)。该技术结合磁阻读写头可以使制造者更进一步增加资料储存密度。局部响应最大相似技术能容忍更多存在于已侦测磁讯号中的噪声，因此能够允许使用低品质的转盘和读写头，以提升产量和降低价格。

许多制造商制造多种不同的硬盘，它们通常以价格/容量比、数据传输速率、消耗功率、以及外型尺寸来分类。大多数硬盘制造者会在产品价格上相互竞争，而在增加容量、操作速率、可靠度、以及功率效率的同时，有必要提升硬盘组件，以证明价格在增加产能以及降低成本上的重要性。

概要

本案的申请专利范围如下，而不应以以下的这段文字对申请专利范围构成限制。经由介绍，以下的最佳实施例系有关于制造维特比侦测器的方法，该侦测器具有预定数量的状态，而该维特比侦测器储存一状态计量值以及每个状态的旁支计量值，以及该维特比侦测器实现一卷积图。该方法包含建构一维特比侦测器，以支持具有g+h’个位的状态计量值。表示旁支计量值所需的位数以g表示，表示状态计量值所需的额外位以h’表示。根据以下的不等式：2^h-1-h≥K-1，该额外位数h’系少于该额外位数h，其中K代表卷积图的缩限长度。

该较佳实施例更有关于一具有预定数量个状态的维特比侦测器，用以为预定的二进制数据串，传导最大相似序例估算，其中该维特比侦测器储存每一状态的状态计量值以及旁支计量值，并且该维特比侦测器实现一卷积图。

该维特比侦测器包含一旁支计量单元，用来接收二进制数据串，以决定在时间k+1时每个状态的旁支计量值，并且输出时间k+1时的该旁支计量值。该维特比侦测器更包含一加法单元，用来接收时间k+1时的该旁支计量值，并且将该旁支计量值与时间k时的每个状态的状态计量值相加。该状态计量值以g+h’个位代表，其中g为表示该旁支计量值所需的位数，而h’则为表示该状态计量值所需的额外位数。该额外位数h’系少于该额外位数h，可由以下的不等式决定：2^h-1-h≥K-1，K代表卷积图的缩限长度。关于本发明更进一步的观点与优点，将在下面结合较佳实施例说明之。

图标简单说明

图1A代表一示范的硬盘与主机结合的方块图。

图1B代表一读写头用于图1A中之硬盘的方块图。

图1C代表一维特比侦测器用于图1B中之读写头的方块图。

图1D代表一加乘比较选择单元用于图1C中之维特比侦测器的方块图。

图2代表一加乘器用于图1D中之加乘比较选择单元的方块图。

本案较佳实施例之详细说明

本实施例系有关于以局部响应最大相似为基础的读写信道，应用于硬盘控制器。该读写信道是一种和硬盘读写头耦合的组件。在此，「耦合」意指直接连接，或是藉由一个或多个中间组件而间接连接。这些中间组件可包含以硬件或是以软件为基础的组件。该读写信道将从主机发出的二进制数字资料，转换成电脉冲，而驱动该读写头以磁化方式将资料记录至硬盘的磁盘。再者，该读写信道接收由读写头侦测到的模拟波形，并且将其转回储存在硬盘上的二进制数字资料。

图1A表示一示范性的方块图，显示硬盘100与主机112的耦合状况。为了清析起见，一些诸如伺服机制/促动器马达控制并未显示。该硬盘100包含该磁盘连同轴心马达102、该读写头连同促动器组合104、前置放大器106、一读写信道108、以及一控制器110。该前置放大器106藉由接口114和116，与该读写信道108耦合。该控制器110藉由接口118和120，与该读写信道108耦合。

从硬盘100读取资料时，该主机112提供一地址辨识器，以辨识该资料在该硬盘上的地址，例如一圆柱或一区段坐标。该控制器110接收该地址信息，而决定该资料在磁盘102上的物理位置。该控制器110接着将该读写头移至适当的位置，以使得数据正好位在读写头104下。当该资料在该读写头104下旋转的时候，该读写头104侦测磁通量反转的有或无，产生一模拟讯号资料串。该资料传送至前置放大器106，经该前置放大器放大之后，经由接口114传送至该读写信道108。该读写信道从前置放大器106处接收该放大后的模拟波形，并将该模拟波形译码成其所代表的数字二进制数据。该数字二进制数据随后经由接口118传送至控制器110，该控制器110连接硬盘100与主机112，并且包含更多功能，例如：缓冲储存或是错误侦测/修正功能，以增加硬盘100的操作速度和可靠度。

对写入机制来说，主机112会提供控制器110待写入的二进制数字资料以及该写入的地址，该地址可以是圆柱或区段坐标。该控制器110将读写头104移至适当位置，并且经由接口120将待写入的二进制数字资料传送至该读写信道108。该读写信道108接收该二进制数字数据并将其编码，而后产生用以驱动该读写头104的模拟讯号，该读写头104将适当的磁通量反转写至该磁盘102上，以表示该二进制数字资料。该产生的讯号经由接口116传送至前置放大器106，而驱动该读写头104。

图1B显示一支持局部响应最大相似编码技术的示范性读写信道108，用于图1A中的硬盘100。为了清析起见，因此省略了一些组件。该读写信道108系为以0.18微米COMS制程技术所完成的集成电路。值得一提的是，CMOS制程技术包含使用金属闸极以及多晶硅闸极的步骤，而且其它制程技术以及特征尺寸为已知，再者，这里所揭露的电路可以跟其它的电路整合，包含该硬盘电子组件，例如硬盘控制逻辑。如上所述，该读写信道108在二进制数字信息与模拟讯号之间做转换，该模拟讯号系代表磁盘102上的磁通量。该读写信道108主要分为两部分，分别是读取信道156以及写入信道158。

该写入信道158包含一并列转串行转换器144、RLL(Run-Length-Limited)编码器146、同位编码器148、写入式前置补偿电路150以及驱动电路152。并列转串行转换器144经由接口120，从主机112处以每次8位的速度接收资料。转换器144将输入的资料编成一连串的序列，并且将此位序列传送至RLL编码器146。RLL编码器146根据已知的RLL算法，将该位序列编码成象征的二进制序列，以供记录于旋转盘102上。示范的RLL编码器使用32/33位象征编码，以确保磁通量翻转以适当的距离作间隔，以及确保没有磁通量翻转的长串资料不会被记录。RLL编码的数据随后被传送至同位编码器148，该同位编码器在这笔资料上加上一同位位。在示范的同位编码器148中，奇同位被用来确保长串的0和1不会因为那些已被记录资料的磁性而被记录。已同位编码的资料随后被当作模拟讯号处理而不是数字讯号。该模拟讯号被传送至写入式前置补偿电路150，该电路动态调整位串的脉冲宽度，以在记录的过程中对磁性扭曲负责。调整后的模拟讯号，传送至驱动电路152，该电路藉由接口116驱动该讯号至前置放大器106，以驱动读写头104，并记录该笔资料。示范的驱动电路152包含类发射耦合逻辑(Pseudo Emitter Coupled Logic，PECL)驱动电路，该电路可产生差动输出，传送至前置放大器106。

读取路径156包含一衰减电路/输入电阻122、可变式增益放大器(variable gain amplifier，VGA)124、一磁阻非对称(magneto-resistive asymmetry，MRA)线性器126、一连续时间滤波器(continuous time filter，CTF)128、一缓冲器130、一模拟-数字转换器(analog-to-digital converter，ADC)132、一有限脉冲响应(finite impulse response，FIR)滤波器134、一插入时间回复(interpolated timing recovery，ITR)电路136、一维特比(Viterbi)算法侦测器138、一同位译码器140以及一RLL(run-length-limited)译码器142。储存于转盘102上的放大后的磁性讯号，藉由读写头104侦测，然后经由接口114，被读写信道108接收。代表被侦测的磁性讯号的模拟讯号波形，首先通过输入电阻122，该电阻为一切换电路，用来衰减讯号，以及作为任何输入电阻。衰减的讯号随即传送至VGA 124，以放大该讯号。经放大的讯号再传送至MRA126，以调整该讯号于储存步骤中所造成的讯号失真。实际上，MRA 126在写入路径158中，扮演与写入式前置补偿电路150相对的功能。该讯号接着又通过CTF 128，CTF 128实际上是一个低通滤波器，用来过滤噪声。滤波后的讯号经由缓冲器130传送至ADC 132，该缓冲器取样模拟讯号，并且将其转换成数字形式。该数字讯号随后依序被传送至FIR滤波器134，以及时间恢复电路136。该时间恢复电路136连接至FIR滤波器134(图上并未显示)，MRA 126以及VGA 124排列成回授方向，根据接收到的讯号调整电路，以提供时间补偿。示范性的FIR滤波器134是一个有10个分接头(tap)的FIR滤波器。数字讯号随后被传送至维特比算法侦测器138，利用数字讯号处理技术，决定数字讯号所代表的二进制位图形。示范的维特比算法侦测器138，使用32阶维特比处理器。数字讯号所代表的二进制数据，随后传送至同位译码器140，以去除同位位，然后再传至RLL译码器142，将二进制RLL译码，再将符号编码成其所代表的实际的二进制数据。这些资料接着经由接口118，被传送至控制器110。

读写信道108进一步包含时钟合成器154，可产生操作读写信道108时所需的时钟讯号。示范性的时钟合成器154包含一锁相回圈(phase lock loop，PLL)(未显示)，连同一电压控制的振荡器，以及多个时钟分配器(clock divider)，用来产生需要的频率。

以下之一较佳实施例描述了维特比侦测器138计量再规范的方法。如图1B及1C所示，该维特比侦测器138是一最大相似侦测器或一维特比译码器，该译码器可执行一维特比算法以分析局部响应讯号，该讯号系来自有限脉冲响应滤波器134以及插入时间回复电路136的非连续等化讯号。该维特比侦测器138产生一数字二进制数据输出讯号，而后由同位译码器140接收。在实现最大相似侦测时，该维特比算法提供一反复方法，以决定卷积图旁支的最佳路径。该最大相似侦测包含分析数笔连续的资料样本，以决定最可能的路径。因此，藉由分析数笔连续的资料样本，可以选出最有可能的序列。该维特比侦测器138可以从数目已得知的状态实现一预定的卷积图，其中对于每个状态，该维特比侦测器138决定进入该状态的每个旁支的旁支计量值，以及状态计量值和保留旁支。为了完成这个任务，如图1C所示，该维特比侦测器138包含一旁支计量单元(BMU)224、一加法比较选择单元(ACSU)226、以及一保留记忆单元(SMU)228。实现维特比侦测器的一个范例，在论文“A 100MBIT/SViterbi Detector Chip：NovelArchitecture And Its Realization”有更详细的描述，该论文是由Gerhard Fettweis和Heinrich Meyr所着，在1990年发表于ICC，收编于307A，论文编号257。该年ICC是在四月16至19在美国乔治亚州的亚特兰大市举办。该论文所涉及的技术，在此已藉由提及参考文献的方式，将其包含在内。

为了简化起见，以下关于维特比侦测器138的描述，将仅限于一个状态，即使该维特比侦测器138有多个状态，此为熟习此技艺之人士所知。在一较佳之实施例中，该维特比侦测器是一个有32个状态的侦测器，其中每个状态有4个位。

在一个读取周期中，该旁支计量单元224从有限脉冲响应滤波器134以及插入时间回复电路136处，接收二进制数字资料串238，然后决定在时间k+1时，每个状态的旁支计量值Q，最后将时间k+1时的该旁支计量值Q，输出至一旁支计量讯号225。该旁支计量讯号225包含二进制数据238的每个不连续等化值的旁支计量值Q。该旁支计量值Q以二进制的形式表示，具有g个位。该旁支计量值Q可以利用任何通常用来计算旁支计量值的算法来得到。

拥有时间k+1时的旁支计量值Q的旁支计量讯号225，随后连同拥有时间k时的状态计量值M的状态计量讯号227，一起被输入至ACSU226。在任何时间k时，该状态计量值M指示穿越卷积图到该状态的最佳路径的成本，因此也是该特别路径相似度的量测。在更好的情况下，该状态计量值M储存于内存组件中，例如闩锁器(latch)232。该闩锁器232必须能够储存g+h个位。如图1D所示，该ACSU 226包含一加法单元200、一比较测定机234、一选择器236、以及一闩锁器232。

该加法单元200在图2中以及以下将有详细的描述。该加法单元200将某个状态的时间k+1时的旁支计量值Q，与某个状态的时间k时的状态计量值M相加，以得到某个状态的时间k+1时的状态计量值M。该时间k时的状态计量值M储存于闩锁器232，而由加法单元200接收，如图1D所示。该加法单元200将某个状态时间k+1时的状态计量值M，输出至比较测定机234以及选择器236。一般来说，某个状态通常都会有一个以上的时间k+1时的状态计量值M，而且这些值都由加法单元200输出。该比较测定机234接收加法单元200的输出，该输出包含某个状态时间k+1时的所有状态计量值M，而后将这些计量值M做比较。该比较测定机234随后产生一控制输入241给选择器236。此外，该比较测定机234输出一控制讯号243给SMU 228。该选择器236从比较测定机234处接收控制输入241，以及接收加法单元200的输出，该输出包含某个状态时间k+1时的所有状态计量值M，并且选择时间k+1时的某个状态计量值M，而后储存于闩锁器232。在更好的情况下，该选择器236选择某一状态的时间k+1时最大的状态计量值M，并且将该值输出至闩锁器232。

该SMU 228从该ACSU 226处接收与处理该控制讯号243，更精确地说，是从比较测定机234处接收，如图1C所示。该SMU 228处理从ACSU 226处所接收的讯号，并且产生一数字二进制数据输出讯号，随后由同位译码器140接收。

图2显示加法单元200的某部分，该加法单元200包含加法器A_i202、S闩锁器S_i206、C闩锁器C_i208、以及P闩锁器P_i210。该加法单元200接收时间k+1时的旁支计量值Q，并且将其与每个状态时间k时的状态计量值M相加，其中该状态计量值M以g+h个位表示，g代表用来表示该旁支计量值所需的位数，h代表用来表示该状态计量值所需的额外位数。一般来说，该额外位数h由以下的不等式决定：

2^h-1-h≥K-1    (1)

其中K代表卷积图的缩限长度。既然对于给定的维特比侦测器而言K为已知，就可由以上的方程式决定h。

加法单元200的操作方式如下：该旁支计量值Q是以二进制表示的非负的整数，以

m_i∈{0，1)表示之，其中

$Q=\underset{i=0}{\overset{L}{\mathrm{\Σ}}}{2}^i\×m_i---\left(2\right)$

该状态计量值M以进位储存法表示如下：

m1_i，m2_i∈{0，1}其中

$M=\underset{i=0}{\overset{L}{\mathrm{\Σ}}}{2}^i\×({m1}_i+{m2}_i)---\left(3\right)$

一般来说，旁支计量值Q的二进制表示法是唯一的，但是状态计量值M的进位储存表示法就不是唯一。

该m1_i的值，也就是储存位s_i，储存于S闩锁器206中，如图2所示。该m2_i的值，也就是进位位c_i，储存于C闩锁器208中，如图2所示。储存位s_i与进位位c_-I共同表示状态计量值M。此外，该m_i的值，也就是二进制位p_i，系代表旁支计量值Q，储存于P闩锁器210中。

该加法单元200将一特定状态时间k+1时的旁支计量值Q与一特定状态时间k时的状态计量值M相加，以得到一特定状态时间k+1时的状态计量值M，如图2所示。该加法单元200包含一顶部装置220以及一加法器202的底部装置222，范围从A₀到A_g+h-1，也就是说，该加法单元200包含g+h个加法器202。加法器202可以是全加法器或是半加法器，以下将有描述。更具体地说，该上部装置220包含h个加法器A_i202，范围从A_g到A_g+h-1，以及底部装置g包含g个加法器A_I202，范围从A₀到A_g-1，如图2所示。每个加法器A_i202至少有两个闩锁器：S闩锁器S_-i-206以及C闩锁器C_i-208。因此，共有g+h个S闩锁器S_-i-206以及g+h个C闩锁器C_-i-208。此外，每个全加法器都有P闩锁器P_i210，因此至少有g个P闩锁器P_i210。该输入闩锁器204包含S闩锁器S_-i-206、C闩锁器C_-i-208、以及P闩锁器P_-i-210，分别提供s输入212、c输入214、以及p输入216给每个全加法器202。并且，每个加法器A_i202都有第一输出a_i218以及第二输出b_i219，由下式产生：

a_i＝s_ic_ip_i    (4)

b_i＝(s_ic_i)∨(s_ip_i)∨(c_ip_i)    (5)

其中，、∨以及分别代表互斥或门、或门、以及与门。在顶部装置220的加法器A_i202为半加法器，因为顶部装置220的P闩锁器210没有二进制位p_i输入，因此便不需要顶部装置220的P闩锁器210。

如果令T代表不连续时间序列，并且令s_i(k)、c_i(k)、以及p_i(k)分别代表s输入212、c输入214、以及p输入216的值，当0≤i≤g+h-1，而那些输入在随后T＝k时，分别成为S闩锁器S_i206、C闩锁器C_i208、以及P闩锁器P_i210的输出。并且，如果我们将L1及L2定义如下：

L1(k)＝[(s₀(k)，c₀(k))，(s₁(k)，c₁(k))，...，(s_g+h-1(k)，c_g+h-1(k))]    (6)

L2(k)＝[p₀(k)，p₁(k)，...，p_g+h-1(k)]    (7)

我们将利用L1(L2)来代表与L1(L2)相符合的整数。现在根据图2，可以将状态计量值M与旁支计量值Q相加。首先，在T＝0时，设定该输入闩锁器204，使得

L1(0)＝[(m1₀，m2₀)，(m1₁，m2₁)，...，(m1_g+h-1，m2_g+h-1)]    (8)

L2(0)＝[q₀，q₁，...，q_g-1，0，...0]    (9)

一旦设定完成该输入闩锁器204，该加法单元200产生一第一输出a_i218以及第二输出b_i219，当0≤i≤g+h-1。第二步，该加法单元200在时间T＝1时，闩锁该值，以使得：

s_i(1)＝a_i， 0≤i≤g+h-1     (10)

c_i(1)＝b_i-1，1≤i≤g+h-1     (11)

c₀(1)＝0                     (12)

如果该第二输出b_g+h-1 219等于零，则L1(1)＝M+Q，否则，该第二输出b_g+h-1 219等于1，而且我们有“加法溢位”条件。

在继续对状态计量值M与旁支计量值Q做加法的同时，如果我们令L1(0)＝M、L2(0)＝Q1、L2(1)＝Q2...以及L2(k-1)＝Qk，我们将利用该加法单元200得到L1(1)-L1(k)。再者，假设输入闩锁器(S_i、C_i、以及P_i)204在时间T的前一刻闩锁，则

L1(i)＝M+Q1+...+Qi，1≤i≤k    (13)

现在得到以下三个议题：

议题A：

如果假设在一连串的加法过程中，当时间T等于某整数k，而且g≤i≤g+h-1时(S_i，c_i)＝(1，1)，则当T＝j，其中j＝k-(i-g+1)时，我们将得到

[(s_g(j)，c_g(j))，(s_g+1(j)，c_g+1(j))，...，(s_i(j)，c_i(j))]＝[(1，0)，(1，0)，...，(1，0)]  (14)

而当T＝j，其中k-i+g j k时，我们将得到

[(s_w(j)，c_w(j))，(s_w+1(j)，c_w+1(j))，...，(s_i(j)，c_i(j))]＝[(1，1)，(1，0)，...，(1，0)]  (15)

其中，w＝j-k+1。

议题B：

如果我们也假设在一连串的加法过程中，以M＝0为起始值，令E_min代表L1(k)所代表的最少的个数，在所有T＝k时，

(m1_g+h-1，m2_g+h-1)＝(1，1)    (16)

则，我们将得到：

E_min≥2^g+h    (17)

议题C：

最后，如果假设在一连串的加法过程中，以M＝0为起始值，令F_max代表L1(k)所代表的最大的个数，在所有T＝k时，

(m1_g+h-1，m2_g+h-1)＝(0，0)    (18)

则，我们将得到：

F_max≤2^g+1-3+2^g+h-1-2^g+(h-1)×Q_max    (19)

其中Q_max是Q_i的上界限。如果Q_i没受限制，则Q_max为2^g-1。

藉由假设(m1_g+h-2，m2_g+h-2)＝(1，1)，在不失一般性的情况下，方程式19以及议题C可以得到证明。接着令T＝k^*代表已达到F_max的时间，利用议题A，在T＝k^*-(h-1)时，将得到：

[(s_g(j)，c_g(j))，(s_g+1(j)，c_g+1(j))，...，(s_g+h-2(j)，c_g+h-2(j))]＝[(1，0)，(1，0)，...，(1，0)]  (20)

因此，

L1(k^*-(h-1))≤[(u₀，v₀)，(u₁，v₁)，...，(u_g-1，v_g-1)，(u_g，v_g)，(u_g+1，v_g+1)，...，(u_g+h-1，v_g+h-1)]，其中，(u₀，v₀)＝(1，0)；1 j g-1时，(u_j，v_j)＝(1，1)；g j g+h-2时，(u_j，v_j)＝(1，0)；以及(u_g+h-1，v_g+h-1)＝(0，0)。相同地，可以得到：

L1(k^*-(h-1))≤2×(2^g-1)-1+2^g+h-1＝2^g+1-3+2^g+h-1-2^g  (21)

但是

L1(k^*)≤L1(k^*-(h-1))+(h-1)^*Q_max    (22)

因此可以得到：

L1(k^*)≤L1(k^*-(h-1))+(h-1)^*Q_max    (23)

≤2^g+1-3+2^g+h-1-2^g+(h-1)^*Q_max

便完成证明。

如上所述，在维特比侦测器138中，该再规范方法使用数量g和h，其中g代表用以表示和储存该旁支计量值Q所需的位数，h代表用以表示和储存该状态计量值M所需的额外位数。因为h代表在维特比侦测器138中，用以表示和储存该状态计量值M所需的额外位数，因此g+h代表在维特比侦测器138中，用以表示和储存该状态计量值M所需的位数。利用下列再规范不等式：

2^g+h-[2^g+1-3+2^g+h’-1-2^g+(h’-1)×Q_max]≥D_max+1    (24)

我们可以得到一个新的h’值，用以表示和储存该状态计量值M所需的额外位数，由不等式2^h-1-hK-1可知，h’系小于h。24式系藉由上述的议题所得到。藉由使用较小的h值，可以使用较不复杂的硬件资源，设计及制造维特比侦测器138，因为用以表示和储存该状态计量值M所需的位数g+h变少关系。减少用以表示和储存该状态计量值M所需的位数g+h，使我们可以制造拥有较小闩锁器232以及较少加法单元200中的加法器202的维特比侦测器138，如图2所示。

更明确地说，如果将用以表示和储存该状态计量值M所需的额外位数h’减少，我们可以设计和制造维特比侦测器的加法单元200，使其有g+h’个加法器202，如图2所示。再者，我们可以设计和制造维特比侦测器的加法单元200，使其有g+h’个S闩锁器S_i206、g+h’个C闩锁器C_i208、以及不超过g+h’个P闩锁器P_i210。

关于再规范不等式24，该参数D_max是维特比状态计量值全状态对和全时间下的最大差值。该参数Q_max及D_max可以依某一给定的维特比侦测器而被计算，是为熟习此技艺之人士所知。计算D_max的一个例子，在论文“Exact bounds for Viterbi detector path metricdifferences，”中有更详细的描述。该论文是由P.Siegel，C.Shung，T.Howell，以及H.Thapar所着，在1991年发表于IEEE。该论文所涉及的技术，在此已藉由提及参考文献的方式，将其包含在内。

不过，以下仍然提供计算维特比侦测器138的Q_max及D_max的例子。给予一吻合讯号目标3+2D-2D²-2D³-D⁴的维特比侦测器138，该传统不等式1：2^h-1-h≥K-1告知我们h等于4，其中K代表卷积图的缩限长度。然而，使用我们新的再规范不等式24：2^g+h’-[2^g+1-3+2^g+h’-1-2^g+(h’-1)×Q_max]≥D_max+1，我们可以得到一个比h更小的值h’，其系等于3。在这个例子中，由不等式24所得到的Q_max及D_max的值为：Q_max＝384、D_max＝750、g＝9、以及h＝3。

在维特比侦测器138状态计量再规范上使用上述方法的好处有下列几项：1)较不复杂的硬件；2)更少的延迟；3)维特比侦测器的功率消耗减少。更精确地说，维特比侦测器可以用12位的状态计量值M来实现，而不用13位的状态计量值M。上述的维特比侦测器138的状态只有一个，但维特比侦测器138可能有其它的状态，其中每个状态的时间k+1时的状态计量值M、时间k+1时的旁支计量值Q、以及残余值都被计算，此为熟习此技艺之人士所熟知。

值得注意的是，组成图中电路的晶体管，在图中并未秀出其适当的晶体管尺寸，通常以信道的长宽比表示(单位为微米)。适当的尺寸选择，是依据设计需求、集成电路制程能力及限制、以及特定实施例的表现需求来决定。

因此，根据本发明，已揭露一维特比侦测器状态计量再规范方法，该方法适用于硬盘中读写信道的维特比侦测器，完全提供了上述的优点。虽然本发明以特定的数目实施例描述及解释之，但是本发明绝非仅限于上述该实施例。熟习本技艺之人士皆了解，任何变化与修饰皆不脱本发明所欲保护的范围。

符号：

108：读写信道

110：控制器

112：主机

122：输入电阻

124：可变式增益放大器

126：磁阻非对称线性器

128：连续时间滤波器

130：缓冲器

132：模拟-数字转换器

134：有限脉冲响应滤波器

136：插入时间回复电路

138：维特比侦测器

140：同位译码器

142：RLL译码器

144：并列转串行转换器

146：RLL译码器

148：同位编码器

150：写入式前置补偿电路

152：驱动器

154：合成器

138：维特比侦测器

224：旁支计量单元

226：加法比较选择单元

228：保留记忆单元

200：加法单元

234：比较测定机

236：选择器

Claims (14)

1.一制造具有预定数目状态的维特比侦测器的方法，其中该维特比侦测器储存每个状态的状态计量值和旁支计量值，并且该维特比侦测器实现一卷积图，该方法包含：

建构一支持具有g+h’个位的状态计量值的维特比侦测器，其中g为用以表示该旁支计量值所需的位数，而h’为用以表示该状态计量值所需的额外的位数，该额外位数h’少于该额外位数h，h由以下的不等式决定：2^h-1-h≥K-1，其中K代表该卷积图的缩限长度。

2.如申请专利范围1所述的方法，其中用以代表该状态计量值所需的该额外的位数h’，其决定的方法更包含以下不等式：

2^g+h-[2^g+1-3+2^g+h+1-2^g+(h-1)×Q_max]≥D_max+1。

3.如申请专利范围1所述的方法，其中更包含建构一维特比侦测器加法比较选择单元，可支持一具有g+h’个位的状态计量值。

4.如申请专利范围3所述的方法，其中更包含建构一维特比侦测器加法单元，其中该加法单元包含g+h’个加法器。

5.如申请专利范围3所述的方法，其中更包含建构一维特比侦测器加法单元，其中该加法单元包含g+h’个S闩锁器以及g+h’个C闩锁器。

6.一具有预定数目状态的维特比侦测器，用以对一预定二进制数据串实施最大相似序列估计，其中该维特比侦测器储存每个状态的状态计量值和旁支计量值，并且该维特比侦测器实现一卷积图，该维特比侦测器包含：

一旁支计量单元，用以接收该二进制数据串、决定时间k+1时每个状态的旁支计量值、以及输出时间k+1时的旁支计量值；以及

一加法单元，用以接收时间k+1时的旁支计量值，并且将该旁支计量值与时间k时的每个状态的状态计量值相加，其中该状态计量值以g+h’个位表示，其中g为表示该旁支计量值所需的位数，h’为表示该状态计量值所需的额外的位数，该额外位数h’少于该额外位数h，h由以下的不等式决定：2^h+1-h≥K-1，其中K代表该卷积图的缩限长度。

7.如申请专利范围6所述的维特比侦测器，其中用以代表该状态计量值所需的该额外的位数h’，系由以下不等式所决定：

2^g+h-[2^g+1-3+2^g+h-1-2^g+(h-1)×Q_max]≥D_max+1。

8.如申请专利范围6所述的维特比侦测器，其中该加法单元包含g+h个加法器。

9.利用维特比侦测器对预定的二进制数据串实施最大相似序列估计，该维特比侦测器具有预定数目状态并且实现一卷积图，该方法包含：

接收该二进制数据串；

决定每个状态的状态计量值和旁支计量值，其中该状态计量值由g+h’个位表示，g为用以表示该旁支计量值所需的位数，而h为用以表示该状态计量值所需的额外的位数，该额外位数h’少于该额外位数h，h由以下的不等式决定：2^h-1h≥K-1，其中K代表该卷积图的缩限长度。

10.如申请专利范围9所述的方法，其中用以代表该状态计量值所需的该额外的位数h’，其决定的方法更包含以下不等式：

2^g+h-[2^g+1-3+2^g+h-1-2^g+(h-1)×Q_max]≥D_max+1。

11.如申请专利范围9所述的方法，其更包含更新每个状态的状态计量值和旁支计量值。

12.一硬盘机读写信道，包含：

一写入信道，其系用以从一控制器处接收一数字讯号，并且输出一模拟讯号至一前置放大器；以及

一读取信道，其系用以从该前置放大器处接收一模拟讯号，并且输出一数字讯号至该控制器，该读取信道包含一维特比侦测器，其中该维特比侦测器实现一卷积图，并且具有预定数目状态，以对一预定二进制数据串实施最大相似序列估计，该维特比侦测器包含：

一旁支计量单元，用以接收该二进制数据串、决定时间k+1时每个状态的旁支计量值、以及输出时间k+1时的旁支计量值；以及

一加法单元，用以接收时间k+1时的旁支计量值，并且将该旁支计量值与时间k时的每个状态的状态计量值相加，其中该状态计量值以g+h’个位表示，其中g为表示该旁支计量值所需的位数，h’为表示该状态计量值所需的额外的位数，该额外位数h’少于该额外位数h，h由以下的不等式决定：2^h-1-h≥K-1，其中K代表该卷积图的缩限长度。

13.如申请专利范围12所述的维特比侦测器，其中用以代表该状态计量值所需的该额外的位数h’，系由以下不等式所决定：

2^g+h-[2^g+1-3+2^g+h-1-2^g+(h-1)×Q_max]≥D_max+1。

14.如申请专利范围12所述的维特比侦测器，其中该加法单元系包含g+h’个加法器。

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