CN1519698A - 使用零检测的快速增量器及其递增方法 - Google Patents

使用零检测的快速增量器及其递增方法 Download PDF

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Abstract

本发明提供了一种使用零检测的快速增量器及其递增方法。所述增量器对于操作数、对于每b比特组的第一逻辑状态、对于操作数的每b比特组的标志信息和递增值执行预定的逻辑组合，并且输出关于操作数的整个递增值。

Description

使用零检测的快速增量器及其递增方法
本申请要求2003年2月6日在韩国知识产权局提交的韩国专利申请第10-2003-7415号的优先权，在此其整体内容以引用方式被并入。
技术领域
本发明涉及一种微处理器的计算器，具体涉及一种增量器。
背景技术
增量器是一种加法器或计数器，用于向输入的操作数加上二进制“1”。在微处理器中，增量器执行各种运算，包括计算布尔逻辑的2的补码或将二进制“1”加到输入的操作数。
使用全加器的传统增量器具有低操作速度，因为它必须等待进位的传输。而且，因为传统的增量器包括用于处理进位的电路，因此它占用了微处理器芯片的大量面积。
在美国专利第5,635,858中讨论了使用多个静态逻辑门的零停止增量器。确定是否输入的操作数是偶数或奇数。如果输入的操作数是偶数，零停止增量器将最低有效位(LSB)改变为二进制“1”。对于奇数，零停止增量器从LSB开始搜索第一个二进制“0”，将那个二进制“0”和所有在前的二进制“0”改变为二进制“1”。但是，零停止增量器由于使用多个静态逻辑门而导致占用微处理器芯片的大量面积。
发明内容
本发明的一个典型实施例提供了一种快速增量器，它具有用于零检测的简单电路并具有MUX结构的简单电路，它能够执行快速计算和占用微处理器芯片的少量面积。
本发明的一个典型实施例也提供了一种快速增量器的递增方法。
本发明的另一个典型实施例提供了一种增量器，包括b比特零检测单元，标志信息产生单元，b比特递增单元和递增输出单元。在本发明的一个典型实施例中和在下列的实例中，b＝4。
一个4比特的零检测单元从最小有效比特开始编组一个操作数的每四个比特，确定是否每个4比特组包括第一逻辑状态，如果4比特组包括第一逻辑状态则输出第二逻辑状态来作为对于每个4比特组的第一逻辑状态包括信息，如果4比特组不包括第一逻辑状态则输出第一逻辑状态来作为对于每个4比特组的第一逻辑状态包括信息。标志信息产生单元通过下列来输出对于每个4比特组的标志信息：即通过从对于每4比特组的第一逻辑状态包括信息的LSB开始对于具有第二逻辑状态的第一组产生第一逻辑状态，并且对于后面的低阶组也是如此，而且对于具有第二逻辑状态的第一组之前的高阶组产生第二逻辑状态。所述4比特增量单元接收所述操作数和对每4比特组执行递增。递增输出单元对所述操作数、对于每4比特组的第一逻辑状态包括信息、对于每4比特组的标志信息和对于每4比特组的递增值执行预定的逻辑组合，并且通过输出对于每4比特组的第一逻辑状态的4比特、对于每4比特组的操作数的4比特或对于每4比特组的递增值的4比特而产生整个递增值。
按照下列的布尔逻辑表达式来执行递增，
IF IN<0> and IN<1>＝“1”，
(IN+1)<3:2>＝INC<3:2>，
(IN+1)<1:0>＝“00”
IF IN<0> and IN<1>＝“0”，
(IN+1)<3:2>＝IN<3:2>，
(IN+1)<1:0>＝INC<1:0>，
其中IN表示操作数，IN+1表示递增值，INC表示新限定的递增值，“0”表示第一逻辑状态，“1”表示第二逻辑状态，并且
INC<0>＝～IN<0>
INC<1>＝IN<0> OR IN<1>
INC<2>＝～IN<2>
INC<3>＝IN<2> OR IN<3>，
其中IN表示操作数，INC表示新限定的递增值。
按照下列布尔表达式来执行预定的逻辑组合，
IF ZD＝“0” and CA＝“0”，IO＝“0000”，
IF ZD＝“1” and CA＝“0”，IO＝IN+1，
IF CA＝“1”，其中ZD是任何值，IO＝IN，
其中ZD表示对于每4比特组的第一逻辑状态包括信息，CA表示对于每4比特组的标志信息，IO表示对于每4比特组的整个递增值，IN表示操作数，IN+1表示递增值，“0”表示第一逻辑状态，“1”表示第二逻辑状态。
当响应于时钟信号而激活4比特零检测单元、标志信息产生单元、4比特递增单元和递增输出单元时，增量器运行。当时钟信号被失活(inactivated)时，4比特零检测单元、标志信息产生单元、4比特递增单元和递增输出单元的输出缓冲器的相应的输入节点被预先充电到预充电压。用于将预充电压反相的反相器和用于响应于反相器的输出而向反相器的输入端提供预充电压的PMOSFET被用作输出缓冲器。当激活时钟信号并且激活多个NMOSFET时，反相器的输出被反相到第二逻辑状态，所述多个NMOSFET串联连接在输出缓冲器的输入节点和接地电压之间。
在本发明的另一个典型实施例中，提供了一种增量器的递增方法。所述递增方法包括：从最低有效位开始编组一个操作数的每4个比特；确定是否在每4比特组中包括第一逻辑状态；如果包括第一逻辑状态则输出对于每4比特组的第一逻辑状态包括信息作为第二逻辑状态，如果不包括第一逻辑状态则输出对于每4比特组的第一逻辑状态包括信息作为第一逻辑状态；通过下列来输出对于每个4比特组的标志信息：即通过从对于每4比特组的第一逻辑状态包括信息的LSB开始对于具有第二逻辑状态的第一组产生第一逻辑状态，并且对于后面的低阶组也是如此，而且对于具有第二逻辑状态的第一组之前的高阶组产生第二逻辑状态；接收所述操作数和对每4比特组执行递增；对所述操作数、对于每4比特组的第一逻辑状态包括信息、对于每4比特组的标志信息和对于每4比特组的递增值执行预定的逻辑组合；通过输出对于每4比特组的第一逻辑状态的4比特、对于每4比特组的操作数的4比特或对于每4比特组的递增值的4比特而产生整个递增值。
附图说明
通过详细的说明书和附图，本发明的实施例的上述特征将会变得更加清楚，其中：
图1是按照本发明的一个典型实施例的增量器的方框图；
图2是在本发明的一个典型实施例中的图1的4比特零检测单元的详细电路图；
图3A和3B是在本发明的一个典型实施例中的图1的标志信息产生单元的详细电路图；
图4A和4B是在本发明的一个典型实施例中的图1的4比特递增单元的详细电路图；
图5是在本发明的一个典型实施例中的图1的递增输出单元的详细电路图。
具体实施方式
下面对于典型实施例的描述实质上仅仅是示范性的，不打算限定本发明、其应用或使用。
现在参照附图更全面地说明本发明的一个典型实施例，附图中示出了本发明的一个典型实施例。
图1是按照本发明的一个典型实施例的增量器的方框图，其中b比特是4比特。
参见图1，增量器包括4比特零检测单元110、标志信息产生单元120、4比特递增单元130和递增输出单元140。
4比特零检测单元110从最低有效位(LSB)开始将输入的操作数IN的每4个比特编组，并且确定是否每4比特组包括一个逻辑“0”，即第一逻辑状态(逻辑低)。如果一个4比特组包括第一逻辑状态，则4比特零检测单元110产生逻辑“1”，即第二逻辑状态(逻辑高)作为对于每4比特组的第一逻辑状态包括信息ZD。如果一个4比特组不包括第一逻辑状态，则4比特零检测单元110输出第一逻辑状态作为对于每4比特组的第一逻辑状态包括信息ZD。
操作数IN在微处理器计算中一般由32比特或64比特组成，但是可以由任何数量的2N比特组成，其中N是整数。按照本发明的典型实施例的增量器可以处理任何数量的比特，但是对于下面的实例，假定操作数IN由32比特构成。
如果32比特的操作数IN被划分为8个4比特组，则从4比特零检测单元110输出的对于每4比特组的第一逻辑状态包括信息ZD由1个比特构成，因此产生总共8比特的第一逻辑状态包括信息ZD。对于具有逻辑“0”的4比特组，第一逻辑状态包括信息ZD被输出为逻辑“1”。对于具有逻辑“1”的4比特组，第一逻辑状态包括信息ZD被输出为逻辑“0”。在本发明的其他实施例中，操作数可以被划分为不同的b比特组。例如，如果操作数被划分为6个6比特组，则包括信息ZD可以是1比特，因此产生第一逻辑状态包括信息ZD的总共6比特。按照本发明的其他实施例可以对于操作数和逻辑状态包括信息ZD使用不同的比特大小。
在本发明的典型实施例中的实例1中，当4比特零检测单元110从最低有效位(LSB)开始编组操作数IN的每4比特时，具有ZD<6>或ZD<3>的4比特组具有逻辑“0”。因此，ZD<6>或ZD<3>被输出为逻辑“1”，并且其他的第一逻辑状态包括信息ZD，即ZD<7>、ZD<5>、ZD<4>、ZD<2>、ZD<1>、ZD<0>被输出为逻辑“0”。
[示例1]
操作数：1111 0000 111 1111 1011 1111 1111 1111
整个递增值：1111 0000 1111 1111 1100 0000 0000 0000
CA<7:1>：CA<7>CA<6>CA<5>CA<4>CA<3>CA<2>CA<1>
ZD<7:0>：ZD<7>ZD<6>ZD<5>ZD<4>ZD<3>ZD<2>ZD<1>ZD<0>
标志信息产生单元120通过下列来输出对于每个4比特组的标志信息：即通过从对于每4比特组的第一逻辑状态包括信息ZD的LSB开始对于具有第二逻辑状态的第一组产生第一逻辑状态，并且对于后面的低阶组也是如此，而且对于具有第二逻辑状态的第一组之前的高阶组产生第二逻辑状态。
如果32比特的操作数IN被划分为8个4比特组，则对于每4比特组的标志信息CA由1比特构成，因此产生总共8比特的标志信息CA。标志信息CA由第一逻辑状态或第二逻辑状态构成，第一组的标志信息CA和低阶4比特组的标志信息CA值是逻辑“0”，其中所述第一组具有第二逻辑状态来作为从LSB开始的第一逻辑状态包括信息ZD，所述LSB即具有ZD<3>的4比特组，所述低阶4比特组跟随具有ZD<3>的4比特组。在具有ZD<3>的4比特组之前的高阶4比特组的标志信息CA值是逻辑“1”。具体上，不需要CA<0>，因为CA<0>总是逻辑“0”。
在本发明的一个典型实施例的示例1中，具有ZD<6>或ZD<3>的4比特组具有逻辑“0”，因此ZD<6>或ZD<3>是逻辑“1”。因此对于具有ZD<3>的4比特组和低阶4比特组的标志信息CA被输出为逻辑“0”。而且，对于在具有ZD<3>的4比特组之前的高阶4比特组的标志信息CA被输出为逻辑“1”。换句话说，CA<3>、CA<2>和CA<1>是逻辑“0”，CA<7>、CA<6>、CA<5>和CA<4>是逻辑“1”。
4比特递增单元130接收操作数IN，对每4比特组执行递增，并且向递增输出单元140输出用于每4比特组的递增值ADD。
按照下面的布尔逻辑表达式来输出递增值ADD。
IF IN<0> and IN<1>＝“1”，
(IN+1)<3:2>＝INC<3:2>，
(IN+1)<1:0>＝“00”
IF IN<0> and IN<1>＝“0”，
(IN+1)<3:2>＝IN<3:2>，
(IN+1)<1:0>＝INC<1:0>                                      (1)
其中IN表示操作数，IN+1表示递增值，INC表示新限定的递增值，“0”表示第一逻辑状态，“1”表示第二逻辑状态，并且
INC<0>＝～IN<0>
INC<1>＝IN<0> OR IN<1>
INC<2>＝～IN<2>
INC<3>＝IN<2> OR IN<3>                                 (2)
其中IN表示操作数，INC表示新限定的递增值。
递增输出单元140对于操作数IN、对于每4比特组的第一逻辑状态包括信息ZD、对于每4比特组的标志信息CA和对于每4比特组的递增值ADD执行预定的逻辑组合，并且输出一个整体递增值IO，所述整体递增值IO由4比特的对于每4比特组的第一逻辑状态、对于每4比特组的4比特的操作数IN或对于每4比特组的4比特的递增值ADD构成。
按照下列布尔表达式来执行预定的逻辑组合，
IF ZD＝“0” and CA＝“0”，IO＝“0000”，
IF ZD＝“1” and CA＝“0”，IO＝IN+1，
IF CA＝“1”，其中ZD是任何值，IO＝IN                   (3)
其中ZD表示对于每4比特组的第一逻辑状态包括信息，CA表示对于每4比特组的标志信息，IO表示对于每4比特组的整个递增值，IN表示操作数，IN+1表示递增值，“0”表示第一逻辑状态，“1”表示第二逻辑状态。
返回示例1，具有ZD<3>的4比特组被增加1，因此整个递增值IO被产生为“1111 0000 1111 1111 100 0000 0000 0000”。在本发明的一个典型实施例中，按照本发明的增量器被示出工作在200微微秒(pico/sec)或更少。在这个实施例中，整个系统的运行频率被期望为10GHz或更多。
以下，参照图2-5来详细说明本发明的一个典型实施例的增量器的操作。
图2是在本发明的一个典型实施例中的图1的4比特零检测单元110的详细电路图。
参见图2，当失活时钟信号CLK、即第一逻辑状态时，反相器INV21和PMOSFET P2的输入节点被PMOSFET P1预先充电到预充电压VDD。反相器INV21和PMOSFET P2作为输出缓冲器。反相器INV21将预充电压VDD反相，并且PMOSFET P2响应于反相器INV21的输出而向反相器INV21的输入端提供预充电压VDD。当激活时钟信号CLK、即第二逻辑状态，并且启动串联连接在PMOSFET P2和反相器INV21的输出节点和接地电压之间的、诸如N1和N2与N3和N4等的所有对的NMOSFET时，反相器INV21的输出被转换为第二逻辑状态。NIN<0>到NIN<3>是4比特的反相信号，术语在构成32比特操作数IN的8个4比特组中的一个4比特组。每4比特组需要图1的4比特零检测单元110。在本发明的替代实施例中，IN可以是不同的比特大小，并且组的大小可以相对于IN而不同。
图2的4比特零检测单元110从LSB开始编组操作数IN的每4比特组，并且确定是否每4比特组包括逻辑“0”、即第一逻辑状态(逻辑低)，如果一个4比特组包括第一逻辑状态，则4比特零检测单元110输出逻辑“1”、即第二逻辑状态(逻辑高)来作为对于每4比特组的第一逻辑状态包括信息ZD。如果一个4比特组不包括第一逻辑状态，则4比特零检测单元110输出第一逻辑状态作为对于每4比特组的第一逻辑状态包括信息ZD。
图3A和3B是在本发明的一个典型实施例中的图1的标志信息产生单元120的详细电路图。
参见图3A和3B，当通过时钟缓冲器310输入的时钟信号CLK被失活、即第一逻辑状态时，反相器INV31和PMOSFET P32的输出节点被电路320预先充电到预充电压VDD，所述PMOSFET P32的输出节点即节点ZZCA。反相器INV31和PMOSFETP32作为输出缓冲器。反相器INV31反相预充电压VDD。PMOSFETP32响应于反相器INV31的输出而向反相器INV31的输入端、即节点ZZCA提供预充电压VDD。当激活时钟信号、即第二逻辑状态，并且激活在PMOSFET P32和反相器INV31的输入端、即节点ZZCA和接地电压之间串联的多个NMOSFET 330时，反相器INV31的输出被反相为第二逻辑状态。ZD<0>到ZD<6>表示对于每4比特组的第一逻辑状态包括信息ZD。因为如果从最高有效位(MSB)开始的第一4比特组具有逻辑“0”则标志信息CA<7>是逻辑“0”，因此图5的递增输出单元不需要ZD<7>来产生对于每4比特组的标志信息CA。此外，因为CA<0>总是逻辑“0”，因此也不需要CA<0>。在本发明的替代实施例中，使用CA<0>和/或使用ZD<7>。
换句话说，图1、3A和3B所示的标志信息产生单元120通过下列来输出对于每个4比特组的标志信息CA：即通过从对于每4比特组的第一逻辑状态包括信息的LSB开始对于具有第二逻辑状态的第一组产生第一逻辑状态，并且对于后面的低阶组也是如此，而且对于具有第二逻辑状态的第一组之前的高阶组产生第二逻辑状态。
图4A和4B是在本发明的一个典型实施例中的图1的4比特递增单元130的详细电路图。
参见图4A和4B，图1的4比特递增单元130包括用于4个比特的递增电路420-450。当通过时钟缓冲器410输入的时钟信号CLK被失活、即第一逻辑状态时，诸如反相器INV41和PMOSFET P12的每对反相器和PMOSFET的各自的输入节点被电路P11预先充电到预充电压VDD。反相器和PMOSFET作为输出缓冲器。每个反相器INV41、INV42、INV43或INV44反相预充电压VDD，并且每个PMOSFET P12、P14、P16和P18按照成对的反相器的输出而向每个PMOSFET的输入端提供预充电压VDD。当激活时钟信号、即第二逻辑状态，并且激活在PMOSFET和反相器的输入端和接地电压之间串联的多个NMOSFETN11、N12、N13、N14、N16、N17、N20和N21时，成对反相器的输出被反相为第二逻辑状态。IN<0>到IN<3>表示4比特信号，属于32比特操作数IN的8个4比特组的一个4比特组。NIN<0>到NIN<2>表示IN<0>到IN<3>的反相信号。每4比特组可以使用图4A和4B的4比特递增单元130。
图4A和4B的4比特递增单元130接收操作数IN，并且按照布尔逻辑表达式1和2对于每4比特组执行递增。布尔逻辑表达式1允许4比特递增单元130确定是否从LSB开始的每4比特组的2个比特包括逻辑“0”，并且根据确定结果来限定对于每4比特组的每个比特的递增值ADD。布尔逻辑表达式2限定获得递增值ADD的方法，并且使用“～”表达反相值。
例如，如果从LSB开始的4比特组的2个比特包括逻辑“0”，则4比特递增单元130按照布尔逻辑表达式2输出递增值ADD的高阶2比特来作为4比特组的高阶2比特，并且输出递增值ADD的低阶2比特来作为新限定的递增值。如果从LSB开始的4比特组的2比特不包括逻辑“0”，则4比特递增单元130按照布尔逻辑表达式2输出递增值ADD的高阶2比特来作为新限定的递增值，并且输出递增值ADD的低阶2比特来作为“00”。
图5是在本发明的一个典型实施例中的图1的递增输出单元140的详细电路图。
参见图5，当通过时钟缓冲器510输入的时钟信号CLK被失活、即第一逻辑状态时，反相器INV51和PMOSFET P52的输出节点被电路P51预先充电到预充电压VDD。反相器INV51和PMOSFET P52作为输出缓冲器。反相器INV51反相预充电压VDD。PMOSFET P52响应于反相器INV51的输出而向反相器INV51的输入端提供预充电压VDD。当激活时钟信号、即第二逻辑状态，并且激活在PMOSFET P52和反相器INV51的输出端和接地电压之间串联的多个NMOSFETN51-N54时，反相器INV51的输出被反相为第二逻辑状态。NCA表示标志信息CA的反相信号。对于32比特的操作数IN需要图1和5的递增输出单元140。NCA、CA和ZD可以分别由4个比特构成。IN和ADD对于每个比特彼此对应，并且每个由32比特组成。
更具体而言，图1和5的递增输出单元140对于操作数IN、对于每4比特组的第一逻辑状态包括信息ZD、对于每4比特组的标志信息CA和对于每4比特组的递增值ADD执行预定的逻辑组合，并且输出对于每4比特组的整个递增值IO来作为对于每4比特组的第一逻辑状态的4比特(布尔表达式3的“0000”)、对于每4比特组操作数IN的4个比特(布尔表达式3的“IN”)或对于每4比特组的递增值ADD的4个比特(布尔表达式3的“IN+1”)。
按照本发明的一个典型实施例的增量器，4比特零检测单元110从LSB开始编组32比特操作数IN的每4比特组，并且确定是否每4比特组包括逻辑第一逻辑状态，如果一个4比特组包括第一逻辑状态，则4比特零检测单元110输出逻辑第二逻辑状态来作为对于每4比特组的第一逻辑状态包括信息ZD。如果一个4比特组不包括第一逻辑状态，则4比特零检测单元110输出第一逻辑状态作为对于每4比特组的第一逻辑状态包括信息ZD。标志信息产生单元120通过下列来输出对于每个4比特组的标志信息CA：即通过从对于每4比特组的第一逻辑状态包括信息的LSB开始对于具有第二逻辑状态的第一组产生第一逻辑状态，并且对于后面的低阶组也是如此，而且对于具有第二逻辑状态的第一组之前的高阶组产生第二逻辑状态。4比特递增单元130接收操作数IN，并且按照布尔表达式1和2对于每4比特组执行递增。换句话说，4比特递增单元130按照布尔表达式3对于操作数IN、对于每4比特组的第一逻辑状态包括信息ZD、对于每4比特组的标志信息CA和对于每4比特组的递增值ADD执行预定的逻辑组合，并且输出对于每4比特组的整个递增值IO来作为第一逻辑状态的4比特、操作数IN的4个比特或递增值ADD的4个比特。
如上所述，按照本发明的一个典型实施例的增量器可以使用用于零检测的简单电路和和具有MUX结构的简单电路来执行快速计算和占用微处理器芯片的小面积。
虽然已经参照本发明的实施例具体示出和说明了本发明，本领域的技术人员会明白，在不脱离所附的权利要求所限定的本发明的精神和范围的情况下，可以进行形式和细节上的各种改变。

Claims (26)

1.一种增量器，包括：
4比特的零检测装置，其中所述4比特的零检测装置从最小有效比特开始编组一个操作数的每四个比特，确定是否每个4比特组包括第一逻辑状态，如果4比特组包括第一逻辑状态则输出第二逻辑状态来作为对于每个4比特组的第一逻辑状态包括信息，如果4比特组不包括第一逻辑状态则输出第一逻辑状态来作为对于每个4比特组的第一逻辑状态包括信息；
标志信息产生装置，其中所述标志信息产生装置通过下列来输出对于每个4比特组的标志信息：即通过从对于每4比特组的第一逻辑状态包括信息的LSB开始对于具有第二逻辑状态的第一组产生第一逻辑状态，并且对于后面的低阶组也是如此，而且对于具有第二逻辑状态的第一组之前的高阶组产生第二逻辑状态；
4比特增量装置，其中所述4比特增量装置接收所述操作数和对每4比特组执行递增；
递增输出装置，其中所述递增输出装置对所述操作数、对于每4比特组的第一逻辑状态包括信息、对于每4比特组的标志信息和对于每4比特组的递增值执行预定的逻辑组合，并且通过输出对于每4比特组的第一逻辑状态的4比特、对于每4比特组的操作数的4比特或对于每4比特组的递增值的4比特而产生整个递增值。
2.按照权利要求1的增量器，其中，按照下列的布尔逻辑表达式来执行递增，
IF IN<0>and IN<1>＝“1”，
(IN+1)<3:2>＝INC<3:2>，
(IN+1)<1:0>＝“00”
IF IN<0>and IN<1>＝“0”，
(IN+1)<3:2>＝IN<3:2>，
(IN+1)<1:0>＝INC<1:0>，
其中IN表示操作数，IN+1表示递增值，INC表示新限定的递增值，“0”表示第一逻辑状态，“1”表示第二逻辑状态，并且
INC<0>＝～IN<0>
INC<1>＝IN<0>OR IN<1>
INC<2>＝～IN<2>
INC<3>＝IN<2>OR IN<3>，
其中IN表示操作数，INC表示新限定的递增值。
3.按照权利要求1的增量器，其中，按照下列布尔表达式来执行预定的逻辑组合，
IF ZD＝“0”and CA＝“0”，IO＝“0000”，
IF ZD＝“1”and CA＝“0”，IO＝IN+1，
IF CA＝“1”，其中ZD是任何值，IO＝IN，
其中ZD表示对于每4比特组的第一逻辑状态包括信息，CA表示对于每4比特组的标志信息，IO表示对于每4比特组的整个递增值，IN表示操作数，IN+1表示递增值，“0”表示第一逻辑状态，“1”表示第二逻辑状态。
4.按照权利要求1的增量器，其中，当响应于时钟信号而激活4比特零检测装置、标志信息产生装置、4比特递增装置和递增输出装置时，增量器运行。
5.按照权利要求1的增量器，其中，当时钟信号被失活时，4比特零检测装置、标志信息产生装置、4比特递增装置和递增输出装置的输出缓冲器的相应的输入节点被预先充电到预充电压。
6.按照权利要求5的增量器，其中，用于将预充电压反相的反相器和用于响应于反相器的输出而向反相器的输入端提供预充电压的PMOSFET被用作输出缓冲器。
7.按照权利要求6的增量器，其中，当激活时钟信号并且激活多个NMOSFET时，反相器的输出被反相到第二逻辑状态，所述多个NMOSFET串联连接在输出缓冲器的输入节点和接地电压之间。
8.一种增量器的递增方法，包括：
从最低有效位开始编组一个操作数的每4个比特；
确定是否在每4比特组中包括第一逻辑状态；
如果包括第一逻辑状态则输出对于每4比特组的第一逻辑状态包括信息作为第二逻辑状态，如果不包括第一逻辑状态则输出对于每4比特组的第一逻辑状态包括信息作为第一逻辑状态；
通过下列来输出对于每个4比特组的标志信息：即通过从对于每4比特组的第一逻辑状态包括信息的LSB开始对于具有第二逻辑状态的第一组产生第一逻辑状态，并且对于后面的低阶组也是如此，而且对于具有第二逻辑状态的第一组之前的高阶组产生第二逻辑状态；
对每4比特组执行递增；对所述操作数、对于每4比特组的第一逻辑状态包括信息、对于每4比特组的标志信息和对于每4比特组的递增值执行预定的逻辑组合；通过输出对于每4比特组的第一逻辑状态的4比特、对于每4比特组的操作数的4比特或对于每4比特组的递增值的4比特而产生整个递增值。
9.按照权利要求8的递增方法，其中按照下列的布尔逻辑表达式来执行递增步骤，
IF IN<0>and IN<1>＝“1”，
(IN+1)<3:2>＝INC<3:2>，
(IN+1)<1:0>＝“00”
IF IN<0>and IN<1>＝“0”，
(IN+1)<3:2>＝IN<3:2>，
(IN+1)<1:0>＝INC<1:0>，
其中IN表示操作数，IN+1表示递增值，INC表示新限定的递增值，“0”表示第一逻辑状态，“1”表示第二逻辑状态，并且
INC<0>＝～IN<0>
INC<1>＝IN<0>OR IN<1>
INC<2>＝～IN<2>
INC<3>＝IN<2>OR IN<3>，
其中IN表示操作数，INC表示新限定的递增值。
10.按照权利要求8的递增方法，其中按照下列布尔表达式来执行预定的逻辑组合，
IF ZD＝“0”and CA＝“0”，IO＝“0000”，
IF ZD＝“1”and CA＝“0”，IO＝IN+1，
IF CA＝“1”，其中ZD是任何值，IO＝IN，
其中ZD表示对于每4比特组的第一逻辑状态包括信息，CA表示对于每4比特组的标志信息，IO表示对于每4比特组的整个递增值，IN表示操作数，IN+1表示递增值，“0”表示第一逻辑状态，“1”表示第二逻辑状态。
11.按照权利要求8的递增方法，其中当响应于时钟信号而激活4比特零检测单元、标志信息产生单元、4比特递增单元和递增输出单元时，增量器运行。
12.按照权利要求11的增量器，其中，当时钟信号被失活时，4比特零检测单元、标志信息产生单元、4比特递增单元和递增输出单元的输出缓冲器的相应的输入节点被预先充电到预充电压。
13.按照权利要求12的递增方法，其中用于将预充电压反相的反相器和用于响应于反相器的输出而向反相器的输入端提供预充电压的PMOSFET被用作输出缓冲器。
14.按照权利要求13的递增方法，其中当激活时钟信号并且激活多个NMOSFET时，反相器的输出被反相到第二逻辑状态，所述多个NMOSFET串联连接在输出缓冲器的输入节点和接地电压之间。
15.一种增量器，包括：
b比特的零检测单元，其中b是大约3的预定数量的比特，其中操作数的b比特被以预定的顺序编组而产生b比特的组，所述检测单元输出第一逻辑状态包括信息；
标志信息产生单元，其中所述标志信息产生单元输出对于每b比特组的标志信息；
b比特增量装置，其中所述4比特增量单元接收所述操作数和对每4比特组执行递增；
递增输出装置，其中所述递增输出单元执行预定的逻辑组合，并且通过输出对于每b比特组的第一逻辑状态的b比特、对于每b比特组的操作数的b比特或对于每b比特组的递增值的b比特而产生整个递增值。
16.按照权利要求15的增量器，其中，b＝4。
17.按照权利要求16的增量器，其中，从最低有效位开始所述预定。
18.按照权利要求17的增量器，其中，检测单元输出确定是否每个b比特组包括第一逻辑状态，如果b比特组包括第一逻辑状态则输出第二逻辑状态来作为对于每b比特组的第一逻辑状态包括信息，如果b比特组不包括第一逻辑状态则输出第一逻辑状态来作为对于每b比特组的第一逻辑状态包括信息。
19.按照权利要求18的增量器，其中，标志信息产生单元通过下列来产生标志信息：即通过从对于每b比特组的第一逻辑状态包括信息的LSB开始对于具有第二逻辑状态的第一组产生第一逻辑状态，并且对于后面的低阶组也是如此，而且对于具有第二逻辑状态的第一组之前的高阶组产生第二逻辑状态。
20.按照权利要求19的增量器，其中，对于操作数、对于每个b比特组的第一逻辑状态包括信息、对于每个b比特组的标志信息和对于每个b比特组的的递增值执行预定的逻辑组合。
21.一种增量方法，包括：
编组形成b比特组的操作数的每b比特；
确定是否在每b比特组中包括第一逻辑状态；
输出对于每b比特组的第一逻辑状态包括信息；
输出对于每b比特组的标志信息；
将每b比特组递增一个递增值；
对于操作数、对于每b比特组的第一逻辑状态包括信息ZD、对于每b比特组的标志信息和对于每b比特组的递增值执行预定的逻辑组合；
产生整个的递增值。
22.按照权利要求21的方法，其中b＝4。
23.按照权利要求22的方法，其中编组步骤从操作数的最低有效位开始。
24.按照权利要求23的方法，其中输出第一逻辑状态包括信息ZD的步骤如果包括第一逻辑状态则输出第二逻辑状态，如果不包括第一逻辑状态则输出作为第一逻辑状态。
25.按照权利要求24的方法，输出标志信息的步骤包括：
从对于每b比特组的第一逻辑状态包括信息的LSB开始对于具有第二逻辑状态的第一组产生第一逻辑状态，并且对于后面的低阶组也是如此，而且
对于具有第二逻辑状态的第一组之前的高阶组产生第二逻辑状态。
26.按照权利要求25的方法，其中通过输出对于每b比特组的第一逻辑状态、对于每b比特组的b比特的操作数或对于每b比特组的b比特的递增值来产生整个递增值。
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