CN1518224A - 具有低接地弹跳噪声的输出驱动器 - Google Patents

具有低接地弹跳噪声的输出驱动器 Download PDF

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Abstract

本发明提供一种具有低接地弹跳噪声的输出驱动器，用以处理一数据信号，包括一充/放电电路、一晶体管及一第一及第二开关。充/放电电路在数据信号具有一第一电平时，产生一充/放电电流输出信号至一充/放电节点。晶体管的漏极连接至一连接端，源极连接接收一第一供应电压。第一开关在数据信号具有一第二电平时，连接充/放电节点至一第二供应电压。第二开关在数据信号具有第一电平时，连接晶体管的栅极至充/放电节点，而当数据信号具有第二电平时，连接晶体管的栅极至第一供应电压。

Description

具有低接地弹跳噪声的输出驱动器
技术领域
本发明涉及于一种输出驱动器，特别涉及一种具有低接地弹跳噪声(ground bounce)的输出驱动器。
技术背景
互补金属氧化物半导体(CMOS)的数字输出驱动器是一为人所熟知的电路装置，用以对一负载电容进行充、放电来输出一高或低逻辑电平。在实际操作上，会将数个输出驱动器连接至一共同的接地线及供应电压线。
将多个易产生噪声的输出驱动器连接至共同接地线的问题之一是，当数个输出驱动器同时对其负载电容进行放电时，极易发生接地弹跳噪声。
图1显示了一基本的输出驱动器电路。输出驱动器电路包括一P型晶体管11及一N型晶体管12。
P型晶体管11的源极连接至一供应电压源VCC，漏极连接至一输出连接端13。N型晶体管12的源极连接至一接地点，漏极连接至该P型晶体管11的漏极。
在正常操作下，当输出驱动器的信号自高逻辑电平切换至低逻辑电平时，由连接端13流出一随时间变化的电流iD(t)，此电流流经N型晶体管12再到接地点。由于接脚或焊线存在有连接至接地点的电感15，随时间变化的电流iD(t)会造成N型晶体管12源极电平的拉升。如公式(1)所示，晶体管12源极的电压变化VLG可以以下列式子表示：
      VLG＝L*(diD(t)/dt)...........................(1)
其中，L代表电感15的电感值，而diD(t)/dt则代表放电电流iD(t)的时间变化量。
同样地，当数个连接至共同供应电压线的输出驱动器同时对其负载电容进行充电时，也会发生供应电压弹跳噪声(切换噪声)。
因此，由以上说明可知，在设计输出驱动器时，如何降低接地弹跳噪声及供应电压弹跳噪声是必需解决的重要问题。
此外，当P型及N型晶体管在进行切换中，因两者均处于半导通状态而产生的交叉电流(crossbar current)亦会对放电电流iD(t)的时间变化量有影响。
图2显示了传统具有一前置驱动器(pre-driver)的输出驱动器电路。前置驱动器的作用在于信号整形，以降低交叉电流量。输出驱动器接收处理来自前置驱动器26的输出信号，其包括一或非门、一与非门及一反相器。前置驱动器26在N型晶体管11导通时可以及时快速地将P型晶体管12关闭。同样地，前置驱动器26在P型晶体管12导通时可以及时快速地将N型晶体管11关闭。如此，可以缩短P型及N型晶体管同时处于半导通的时间，也减小了交叉电流。
图3是一传统具有一电阻-电容延迟电路(RC delay circuit)的输出驱动器。其包括了三个平行的输出驱动器，分别由P型晶体管31a及N型晶体管32a、P型晶体管31b及N型晶体管32b、P型晶体管31c及N型晶体管32c所组成。每一个晶体管搭配有一个电阻-电容延迟电路连接至其栅极。此电阻-电容延迟电路具有防止三个输出驱动器同时进行切换的作用，而可以减小接地弹跳或供应电压弹跳噪声。
图4显示了另一个由多个输出驱动器组合而成的传统输出驱动电路。其亦具有较低的交叉电流以及防止多个输出驱动器同时进行切换动作的功能。
发明内容
本发明提供一种具有低接地弹跳噪声的输出驱动器。
本发明的第一目的在于提供一种具有低接地弹跳噪声的输出驱动器，用以处理一数据信号，包括：一充/放电电路，当该数据信号具有一第一电平时，产生一充/放电电流输出信号至一充/放电节点；一第一晶体管，具有一第一导电性，其漏极连接至一连接端，源极连接接收一第一供应电压；一第一开关，当该数据信号具有一第二电平时，连接该充/放电节点至一第二供应电压；以及一第二开关，当该数据信号具有该第一电平时，连接该第一晶体管的栅极至该充/放电节点，而当该数据信号具有该第二电平时，连接该第一晶体管的栅极至该第一供应电压。
本发明的第二目的在于提供一种具有低接地弹跳噪声的输出驱动器，用以处理一数据信号，包括：一第一晶体管，具有一第一导电性，其漏极连接至一连接端，源极连接接收一第一供应电压；一第二晶体管，具有一第二导电性，其漏极连接至该连接端，源极连接接收一第二供应电压；一第一电容，其一端连接接收该第一供应电压，而另一端连接至一充电节点；一第二电容，其一端连接接收该第二供应电压，而另一端连接至一放电节点；一充电电路，当该数据信号具有一第一电平时，产生一自该充电节点输出的充电电流；一放电电路，当该数据信号具有一第二电平时，产生一自该放电节点输出的放电电流；一第一开关，当该数据信号具有该第二电平时，连接该充电节点至该第二供应电压；一第二开关，当该数据信号具有该第一电平时，连接该放电节点至该第一供应电压；一第三开关，当该数据信号具有该第一电平时，连接该第一晶体管的栅极至该充电节点，而当该数据信号具有该第二电平时，连接该第一晶体管的栅极至该第一供应电压；以及一第四开关，当该数据信号具有该第二电平时，连接该第二晶体管的栅极至该放电节点，而当该数据信号具有该第一电平时，连接该第二晶体管的栅极至该第二供应电压。
本发明的第三目的在于提供一种具有低接地弹跳噪声的输出驱动器，用以处理一数据信号，包括：一充/放电电路，当该数据信号具有一第一电平时，产生一充/放电电流输出信号至一输出节点；一第一晶体管，具有一第一导电性，其漏极连接至一连接端，源极连接接收一第一供应电压；以及一开关电路，当该数据信号具有该第一电平时，将该充/放电电路的输出节点与该第一晶体管栅极共同连接至一充/放电节点，而当该数据信号具有一第二电平时，将该充/放电节点与该第一晶体管的栅极分别连接至一第二及该第一供应电压。
以下，就附图说明本发明的一种具有低接地弹跳噪声的输出驱动器的实施例。
附图简单说明
图1显示了一传统基本型的输出驱动器；
图2显示了一传统具有前置驱动器的输出驱动电路；
图3显示了一传统具有电阻-电容延迟电路的输出驱动器；
图4显示了一种传统低接地弹跳噪声的输出驱动器；
图5A是本发明一第一实施例中的低接地弹跳噪声输出驱动器；
图5B是本发明一第二实施例中的低接地弹跳噪声输出驱动器；
图6是本发明一第三实施例中的低接地弹跳噪声输出驱动器；
图7是本发明一第四实施列中的低接地弹跳噪声输出驱动器。
符号说明
11、12、31a、31b、31c、32a、32b、32c、511、521、522、523、54、55、56、611、621、622、623、64、65、66-晶体管；
13、33、58、70-连接端；
14、15-电感；
26-前置驱动器；
512、57、612、67-电容；
51、61-信号整形电路；
52、62-充电电路；
59-节点。
具体实施方式
图5A是本发明一第一实施例中的低接地弹跳噪声输出驱动器。输出驱动器5在输入连接端58上接收一数据信号，再将其输出至一数据输出连接端70。输出驱动器5包括了一N型拉降晶体管56、一电容512、一充电电路52、以及一个由P型晶体管511形成的开关、另一个由晶体管54及55组成的开关、以及反相器53。P型晶体管511及电容512亦形成一个信号整形电路51。电容512是连接在接地点及一充电节点C1之间。
充电电路52包括了三个P型晶体管521、522及523。充电电路52可以在数据信号DATA具有一高逻辑电平时，依据充电节点C1上的输出信号而产生一充电电流。开关511在输入信号DATA具有一低逻辑电平时会被关闭。
当数据信号DATA具有高逻辑电平时，由晶体管54及55组成的开关装置将晶体管56的栅极连接至充电节点C1；而在数据信号DATA具有低逻辑电平时，由晶体管54及55组成的开关装置则会将晶体管56的栅极连接至接地点。反相器53接收数据输入信号DATA并输出其反相信号。P型晶体管511的源极连接至一供应电压源VDD，漏极连接至充电节点C1，栅极则连接至数据输入连接端58。晶体管56在其栅极与源极之间具有一寄生电容57，其漏极连接至数据输出连接端70，源极连接至接地点，栅极则连接至电容57。
P型晶体管54的源极连接至充电节点C1，漏极连接至晶体管56的栅极，栅极则连接至晶体管55的栅极及接收反相数据信号DATA’的端点59。N型晶体管55的漏极连接至接地点，源极连接至晶体管54的漏极，栅极则连接至接收反相数据信号DATA’的端点59。
晶体管521的漏极连接至充电节点C1，源极连接至供应电压源VDD，栅极则连接至端点59。晶体管522的源极连接至供应电压源VDD，栅极连接至晶体管521的基极，漏极连接至晶体管523的源极。晶体管523的源极连接至晶体管522的漏极，其漏极与栅极则共同连接至充电节点C1。
当数据输入信号DATA具有一低逻辑电平时，充电电路52的所有晶体管及晶体管54处于关闭状态，而晶体管55被导通。藉由寄生电容57及晶体管55的导通电阻所组成的电阻-电容延迟电路所产生的放电电流，晶体管56的栅极-源极电平差会快速地降低至其临限电压值以下。因此，晶体管56便很快地被关闭。
当数据输入信号DATA具有一高逻辑电平时，充电电路52的所有晶体管及晶体管54被导通，而晶体管55及511被关闭。藉由充电电路52输出至充电节点C1的充电电流以及电容512与晶体管54的导通电阻所组成的电阻-电容延迟电路，晶体管56的栅极-源极电平差会快速地上升至其临限电压值以上。因此，晶体管56便很快地被导通。
图5B是本发明一第二实施例中的低接地弹跳噪声输出驱动器。其与图5A中的输出驱动器电路相似，不同处在于晶体管54是由一晶体管54’取代，其栅极接收反相数据信号DATA’，漏极与源极则分别连接至充电电路52的输出节点与节点C1。此外，亦多了一连接至晶体管522源极的电阻R1以及连接至晶体管56源极的电感L1。图5B中的输出驱动器的操作与第5A图的输出驱动器操作相同。
从图5A及图5B可以看出，晶体管511、54或54’及55、与反相器53共同形成了一个开关电路。此开关电路在数据信号具有高逻辑电平时，将充电电路52的输出节点OUT及晶体管56的栅极共同连接至充电节点C1，而在数据信号具有低逻辑电平时，将充电节点C1及晶体管56的栅极分别连接至供应电压VDD及接地点。
图6是本发明一第三实施例中的低接地弹跳噪声输出驱动器。输出驱动器6具有一P型拉升晶体管66，其源极连接至供应电压源VDD。输出驱动器6包括了一电容612、一充电电路62、以及一个由N型晶体管611形成的开关、另一个由晶体管64及65组成的开关、以及反相器63。N型晶体管611及电容612亦形成一个信号整形电路61。电容612是连接于供应电压VDD及一充电节点C2之间。当输入数据信号DATA具有一低逻辑电平时，充电电路62会产生输出至充电节点C2的充电电流。
开关611在输入信号DATA具有一高逻辑电平时会被导通。当数据信号DATA具有低逻辑电平时，由晶体管64及65组成的开关装置将晶体管66的栅极连接至充电节点C2；而在数据信号DATA具有高逻辑电平时，由晶体管64及65组成的开关装置则会将晶体管66的栅极连接至供应电压VDD。反相器63接收数据输入信号DATA并输出其反相信号。N型晶体管611的源极连接至接地点，漏极连接至充电节点C2，栅极则连接接收数据信号。晶体管66在其栅极与源极之间具有一寄生电容67。
N型晶体管64的源极连接至充电节点C2，漏极连接至晶体管66的栅极，栅极则连接接收反相数据信号DATA’。P型晶体管65的漏极连接至晶体管66的栅极，源极连接接收供应电压VDD，栅极则连接接收反相数据信号DATA’。
晶体管621的漏极连接至充电节点C2，源极连接至接地点，栅极则连接接收反相数据信号DATA’。晶体管622的源极连接至接地点，栅极连接接收反相数据信号DATA’。晶体管623的源极连接至晶体管622的漏极，其漏极与栅极则共同连接至充电节点C2。
当数据输入信号DATA具有一高逻辑电平时，充电电路62的所有晶体管及晶体管64处于关闭状态，而晶体管65被导通。藉由寄生电容67及晶体管65的导通电阻所组成的电阻-电容延迟电路所产生的放电电流，晶体管66的栅极-源极电平差会快速地降低至其临限电压值以下。因此，晶体管66便很快地被关闭。当数据输入信号DATA具有一低逻辑电平时，充电电路62的所有晶体管及晶体管64被导通，而晶体管65及611被关闭。藉由充电电路62输出至充电节点C1的充电电流以及电容612与晶体管64的导通电阻所组成的电阻-电容延迟电路，晶体管66的栅极-源极电平差会快速地上升至其临限电压值以上。因此，晶体管66便很快地被导通。
此外，熟悉电路技术者应了解，使用图5A及图6中的输出驱动器可以组合成为图7的电路。其中，两个输出驱动器共同一个反相器53，且共同连接至同一个连接端70。
综合上述，本发明的低接地弹跳噪声输出驱动器具有一可变阻抗的充/放电源，可以加速拉升或拉降晶体管栅极的电平变化，使得拉升或拉降晶体管可以在数据信号切换时，快速地进行开、关状态的切换，而避免产生高电流变化量，减少了接地弹跳噪声。
虽然本发明已以一较佳实施例揭露如上，然其并非用以限定本发明，任何熟习此技艺者，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，因此本发明的保护范围当视后附的申请专利范围所界定者为准。

Claims (37)

1.一种具有低接地弹跳噪声的输出驱动器，用以处理一数据信号，包括：
一充/放电电路，当该数据信号具有一第一电平时，产生一充/放电电流输出信号至一充/放电节点；
一第一晶体管，具有一第一导电性，其漏极连接至一连接端，源极连接接收一第一供应电压；
一第一开关，当该数据信号具有一第二电平时，连接该充/放电节点至一第二供应电压；以及
一第二开关，当该数据信号具有该第一电平时，连接该第一晶体管的栅极至该充/放电节点，而当该数据信号具有该第二电平时，连接该第一晶体管的栅极至该第一供应电压。
2.如权利要求1所述的具有低接地弹跳噪声的输出驱动器，其中，更包括一电容，其一端连接至该第一晶体管的栅极，而另一端连接接收该第一供应电压。
3.如权利要求1所述的具有低接地弹跳噪声的输出驱动器，其中，该第一开关包括一第二晶体管，具有一第二导电性，其源极连接接收该第二供应电压，漏极连接至该充/放电节点，栅极则连接接收该数据信号。
4.如权利要求3所述的具有低接地弹跳噪声的输出驱动器，其中，该第一及第二导电性分别是N及P型，该第一及第二供应电压分别是一接地电平及VDD，而该第一及第二电平分别是一高及低逻辑电平。
5.如权利要求3所述的具有低接地弹跳噪声的输出驱动器，其中，该第一及第二导电性分别是P及N型，该第一及第二供应电压分别是VDD及一接地电平，而该第一及第二电平分别是一低及高逻辑电平。
6.如权利要求1所述的具有低接地弹跳噪声的输出驱动器，其中，更包括一反相器，接收该数据信号并输出其反相信号。
7.如权利要求6所述的具有低接地弹跳噪声的输出驱动器，其中，该第二开关包括：
一第三晶体管，具有一第二导电性，其源极连接至该充/放电节点，漏极连接至该第一晶体管的栅极，栅极则连接接收该反相的数据信号；以及
一第四晶体管，具有该第一导电性，其漏极连接至该第一晶体管的栅极，源极连接接收该第一供应电压，栅极则连接接收该反相的数据信号。
8.如权利要求7所述的具有低接地弹跳噪声的输出驱动器，其中，该第一及第二导电性分别是N及P型，该第一及第二供应电压分别是一接地电平及VDD，而该第一及第二电平分别是一高及低逻辑电平。
9.如权利要求7所述的具有低接地弹跳噪声的输出驱动器，其中，该第一及第二导电性分别是P及N型，该第一及第二供应电压分别是VDD及一接地电平，而该第一及第二电平分别是一低及高逻辑电平。
10.如权利要求1所述的具有低接地弹跳噪声的输出驱动器，其中，该充/放电电路包括：
一第五晶体管，具有一第二导电性，其漏极连接至该充/放电节点，源极连接接收该第二供应电压，栅极则连接接收该反相的数据信号；
一第六晶体管，具有该第二导电性，其源极连接接收该第二供应电压，栅极连接接收该反相的数据信号；以及
一第七晶体管，具有该第二导电性，其源极连接至该第六晶体管的漏极，漏极与栅极则共同连接至该充/放电节点。
11.如权利要求10所述的具有低接地弹跳噪声的输出驱动器，其中，该第一及第二导电性分别是N及P型，该第一及第二供应电压分别是一接地电平及VDD，而该第一及第二电平分别是一高及低逻辑电平。
12.如权利要求10所述的具有低接地弹跳噪声的输出驱动器，其中，该第一及第二导电性分别是P及N型，该第一及第二供应电压分别是VDD及一接地电平，而该第一及第二电平分别是一低及高逻辑电平。
13.如权利要求1所述的具有低接地弹跳噪声的输出驱动器，其中，该第一晶体管在其栅极与源极间具有一寄生电容。
14.一种具有低接地弹跳噪声的输出驱动器，用以处理一数据信号，包括：
一第一晶体管，具有一第一导电性，其漏极连接至一连接端，源极连接接收一第一供应电压；
一第二晶体管，具有一第二导电性，其漏极连接至该连接端，源极连接接收一第二供应电压；
一第一电容，其一端连接接收该第一供应电压，而另一端连接至一充电节点；
一第二电容，其一端连接接收该第二供应电压，而另一端连接至一放电节点；
一充电电路，当该数据信号具有一第一电平时，产生一自该充电节点输出的充电电流；
一放电电路，当该数据信号具有一第二电平时，产生一自该放电节点输出的放电电流；
一第一开关，当该数据信号具有该第二电平时，连接该充电节点至该第二供应电压；
一第二开关，当该数据信号具有该第一电平时，连接该放电节点至该第一供应电压；
一第三开关，当该数据信号具有该第一电平时，连接该第一晶体管的栅极至该充电节点，而当该数据信号具有该第二电平时，连接该第一晶体管的栅极至该第一供应电压；以及
一第四开关，当该数据信号具有该第二电平时，连接该第二晶体管的栅极至该放电节点，而当该数据信号具有该第一电平时，连接该第二晶体管的栅极至该第二供应电压。
15.如权利要求14所述的具有低接地弹跳噪声的输出驱动器，其中，该第一开关包括一第三晶体管，具有该第二导电性，其源极连接接收该第二供应电压，漏极连接至该充电节点，栅极则连接接收该数据信号，而该第二开关包括一第四晶体管，具有该第一导电性，其源极连接接收该第一供应电压，漏极连接至该放电节点，栅极则连接接收该数据信号。
16.如权利要求14所述的具有低接地弹跳噪声的输出驱动器，其中，更包括一反相器接收该数据信号并输出其反相信号。
17.如权利要求16所述的具有低接地弹跳噪声的输出驱动器，其中，该第三开关包括：
一第五晶体管，具有该第二导电性，其源极连接至该充电节点，漏极连接至该第一晶体管的栅极，栅极则连接接收该反相的数据信号；以及
一第六晶体管，具有该第一导电性，其漏极连接至该第一晶体管的栅极，源极连接接收该第一供应电压，栅极则连接接收该反相的数据信号。
18.如权利要求16所述的具有低接地弹跳噪声的输出驱动器，其中，该第四开关包括：
一第七晶体管，具有该第一导电性，其源极连接接收该第二供应电压，漏极连接至该第二晶体管的栅极，栅极则连接接收该反相的数据信号；以及
一第八晶体管，具有该第二导电性，其漏极连接至该第二晶体管的栅极，源极连接接收该第二供应电压，栅极则连接接收该反相的数据信号。
19.如权利要求16所述的具有低接地弹跳噪声的输出驱动器，其中，该充电电路包括：
一第九晶体管，具有该第二导电性，其漏极连接至该充电节点，源极连接接收该第二供应电压，栅极则连接接收该反相的数据信号；
一第十晶体管，具有该第二导电性，其源极连接接收该第二供应电压，栅极连接接收该反相的数据信号；以及
一第十一晶体管，具有该第二导电性，其源极连接至该第十晶体管的漏极，漏极与栅极则共同连接至该充电节点。
20.如权利要求16所述的具有低接地弹跳噪声的输出驱动器，其中，该充电电路包括：
一第十二晶体管，具有该第一导电性，其漏极连接至该放电节点，源极连接接收该第一供应电压，栅极则连接接收该反相的数据信号；
一第十三晶体管，具有该第一导电性，其源极连接接收该第一供应电压，栅极连接接收该反相的数据信号；以及
一第十四晶体管，具有该第一导电性，其源极连接至该第十三晶体管的漏极，漏极与栅极则共同连接至该放电节点。
21.如权利要求14所述的具有低接地弹跳噪声的输出驱动器，其中，该第一及第二导电性分别是N及P型，该第一及第二供应电压分别是一接地电平及VDD，而该第一及第二电平分别是一高及低逻辑电平。
22.一种具有低接地弹跳噪声的输出驱动器，用以处理一数据信号，包括：
一充/放电电路，当该数据信号具有一第一电平时，产生一充/放电电流输出信号至一输出节点；
一第一晶体管，具有一第一导电性，其漏极连接至一连接端，源极连接接收一第一供应电压；以及
一开关电路，当该数据信号具有该第一电平时，将该充/放电电路的输出节点与该第一晶体管的栅极共同连接至一充/放电节点，而当该数据信号具有一第二电平时，将该充/放电节点与该第一晶体管的栅极分别连接至一第二及该第一供应电压。
23.如权利要求22所述的具有低接地弹跳噪声的输出驱动器，其中，更包括一电容，其一端连接至该第一晶体管的栅极，而另一端连接接收该第一供应电压。
24.如权利要求22所述的具有低接地弹跳噪声的输出驱动器，其中，该开关电路包括：
一反相器，接收该数据信号并输出其反相信号；
一第二晶体管，具有一第二导电性，其源极连接至该充/放电节点，漏极连接至该充/放电电路的输出节点，栅极则连接接收该反相的数据信号；
一第三晶体管，具有该第一导电性，其漏极连接至该第一晶体管的栅极，源极连接接收该第一供应电压，栅极则连接接收该反相的数据信号；以及
一第八晶体管，具有该第二导电性，其源极连接接收该第二供应电压，漏极连接至该充/放电节点，栅极则连接接收该数据信号。
25.如权利要求24所述的具有低接地弹跳噪声的输出驱动器，其中，该第一及第二导电性分别是N及P型，该第一及第二供应电压分别是一接地电平及VDD，而该第一及第二电平分别是一高及低逻辑电平。
26.如权利要求24所述的具有低接地弹跳噪声的输出驱动器，其中，该第一及第二导电性分别是P及N型，该第一及第二供应电压分别是VDD及一接地电平，而该第一及第二电平分别是一低及高逻辑电平。
27.如权利要求22所述的具有低接地弹跳噪声的输出驱动器，其中，更包括一反相器，接收该数据信号并输出其反相信号。
28.如权利要求27所述的具有低接地弹跳噪声的输出驱动器，其中，该开关电路包括：
一第三晶体管，具有该第一导电性，其漏极连接至该第一晶体管的栅极，源极连接接收该第一供应电压，栅极则连接接收该反相的数据信号。
29.如权利要求28所述的具有低接地弹跳噪声的输出驱动器，其中，该第一及第二导电性分别是N及P型，该第一及第二供应电压分别是一接地电平及VDD，而该第一及第二电平分别是一高及低逻辑电平。
30.如权利要求28所述的具有低接地弹跳噪声的输出驱动器，其中，该第一及第二导电性分别是P及N型，该第一及第二供应电压分别是VDD及一接地电平，而该第一及第二电平分别是一低及高逻辑电平。
31.如权利要求24所述的具有低接地弹跳噪声的输出驱动器，其中，该充/放电电路包括：
一第五晶体管，具有一第二导电性，其漏极连接至该充/放电节点，源极连接接收该第二供应电压，栅极则连接接收该反相的数据信号；
一第六晶体管，具有该第二导电性，其源极连接接收该第二供应电压，栅极连接接收该反相的数据信号；以及
一第七晶体管，具有该第二导电性，其源极连接至该第六晶体管的漏极，漏极与栅极则共同连接至该充/放电节点。
32.如权利要求31所述的具有低接地弹跳噪声的输出驱动器，其中，该第一及第二导电性分别是N及P型，该第一及第二供应电压分别是一接地电平及VDD，而该第一及第二电平分别是一高及低逻辑电平。
33.如权利要求31所述的具有低接地弹跳噪声的输出驱动器，其中，该第一及第二导电性分别是P及N型，该第一及第二供应电压分别是VDD及一接地电平，而该第一及第二电平分别是一低及高逻辑电平。
34.如权利要求22所述的具有低接地弹跳噪声的输出驱动器，其中，该第一晶体管在其栅极与源极间具有一寄生电容。
35.如权利要求22所述的具有低接地弹跳噪声的输出驱动器，其中，该开关电路包括：
一反相器，接收该数据信号并输出其反相信号；
一第二晶体管，具有一第二导电性，其源极连接至该充/放电节点，漏极连接至该充/放电电路的输出节点，栅极则连接接收该反相的数据信号；
一第三晶体管，具有该第一导电性，其漏极连接至该第一晶体管的栅极，源极连接接收该第一供应电压，栅极则连接接收该反相的数据信号；以及
一第八晶体管，具有该第二导电性，其源极连接接收该第二供应电压，漏极连接至该充/放电节点，栅极则连接接收该数据信号。
36.如权利要求35所述的具有低接地弹跳噪声的输出驱动器，其中，该第一及第二导电性分别是N及P型，该第一及第二供应电压分别是一接地电平及VDD，而该第一及第二电平分别是一高及低逻辑电平。
37.如权利要求35所述的具有低接地弹跳噪声的输出驱动器，其中，该第一及第二导电性分别是P及N型，该第一及第二供应电压分别是VDD及一接地电平，而该第一及第二电平分别是一低及高逻辑电平。
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