CN1499613A - 半导体封装用基板及半导体装置 - Google Patents

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林蔚峰
吴忠儒
罗文裕
颜文东
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Abstract

本发明提供一种半导体封装用基板及一种半导体装置，其能够提升NC Ball的抗静电放电能力。一种半导体封装用基板，其包含：一第一配线层(wiring layer)，一第二配线层；以及一内配线层。一种半导体装置，其包含：一基板，其具有：一第一配线层，一第二配线层，及一内配线层；以及一晶片，该晶片是设置于该基板的该第一配线层上，且该晶片的垫部是与该等第一垫部电性连接。

Description

半导体封装用基板及半导体装置
发明领域
本发明是关于一种半导体封装用基板及半导体装置，特别是关于一种具有静电防护功能的半导体封装用基板及半导体装置。
背景技术
随着集成电路高度集成化以及消费市场的需求，半导体装置的尺寸亦渐趋向于轻薄短小，而且在半导体封装技术中已发展出许多类型的封装型态。举例而言，目前最常见的封装型态有针栅阵列封装(PGA)、球栅阵列封装(BGA)、晶圆级尺寸封装等。
在前述的封装型态中，球栅阵列式半导体装置1(如图1所示)因有效利用封装基板1的面积而可以具有较多的凸块13，以便经由设于封装基板11上的电迹线(trace line)及垫部(Pad)电连接至晶片12的垫部，因此，在球栅阵列封装半导体装置1中，晶片12能够透过凸块13进行大量的信号收发。
请参照图2所示，上述的封装基板11包括一第一配线层(wiring layer)21、一接地内配线层22、一电源内配线层23以及一第二配线层24。其是依序堆叠以形成封装基板11，其中，第一配线层21的上表面具有复数个第一垫部(pad)211，其是用以与晶片12的垫部电性连接；另外，第一配线层21中形成有复数条第一电迹线212，其一端是分别连设至各第一垫部211。
接地内配线层22与电源内配线层23是分别电性连接位于第一配线层21的特定垫部(即接地环)与第二配线层24的特定垫部(即电压源环)，以便从外部电路提供接地电位及电压源电位给晶片12。
第二配线层24的下表面具有复数个第二垫部241，其上分别形成有一凸块13；另外，第二配线层24中是形成有复数条第三电迹线242，其一端是分别连接至各第二垫部241。此外，各第一电迹线212的另一端是分别透过一通路孔(via hole)
所述的半导体封装用基板，其中该等第二垫部上用以设置复数个凸块(bump)，而该等第一垫部用以电性连接一晶片的垫部。
所述的半导体封装用基板，其还包含：
复数个绝缘层，其分别位于该第一配线层与该内配线层之间，以及位于该第二配线层与该内配线层之间。
本发明还提供一种半导体装置，其包含：
一基板，其具有：
一第一配线层，其上表面具有复数个第一垫部，
一第二配线层，其下表面具有复数个第二垫部，至少该等第二垫部之一是未与该等第一垫部电性连接，及
一内配线层，其位于该第一配线层的下表面与该第二配线层的上表面之间，至少一邻设于未与该等第一垫部电性连接的该第二垫部周围的第二垫部是电性连接至该内配线层；以及
一晶片，其是设置于该基板的该第一配线层上，且该晶片的垫部是与该等第一垫部电性连接。
所述的半导体装置，其中该等第二垫部以阵列方式排列，且该等第二垫部上设置有复数个凸块。
所述的半导体装置，其中该邻设于未与该等第一垫部电性连接的该第二垫部周围的第二垫部是经由该内配线层电性连接至一接地端。
所述的半导体装置，其中该邻设于未与该等第一垫部电性连接的该第二垫部周围的第二垫部是经由该内配线层电性连接至一电压源。
所述的半导体装置，其中该晶片是以覆晶(flip-chip)方式设置于该基板上。
所述的半导体装置，其中该晶片是以打线接合(wire bonding)方式设置于该基板上，该半导体装置还包含：
复数条导电线，其是接合该晶片的垫部与该等第一垫部；以及
一封胶体，其是包覆该晶片及该等导电线。
所述的半导体装置，其中该基板还包含：
复数个绝缘层，其分别位于该第一配线层与该内配线层之间，以及位于该第二配线层与该内配线层之间。
如前所述，由于依本发明的半导体封装用基板及半导体装置提供内配线层的电位给未与第一垫部电性连接的第二垫部周围的第二垫部，以便遮蔽未与第一垫部电性连接的第二垫部，而此未与第一垫部电性连接的第二垫部是用以连接前述的NC Ball，所以能够有效地提升半导体装置的抗静电放电能力。
附图说明
图1为现有技术中的球栅阵列式半导体装置的示意图；
图2为现有技术中如图1所示的球栅阵列式半导体装置中的封装基板的分解图；
图3为本发明较佳实施例的半导体封装用基板的示意图；
图4为本发明的如图3所示的半导体封装用基板的局部下视图；
图5为本发明较佳实施例的半导体装置的示意图，其具有如图3所示的半导体封装用基板；
图6为本发明另一较佳实施例的半导体装置的示意图，其具有如图3所示的半导体封装用基板。
图号说明
1    半导体装置
11   封装基板
12   晶片
13   凸块
21   第一配线层
211  第一垫部
212  第一电迹线
22   接地内配线层
23    电源内配线层
24    第二配线层
241   第二垫部
242   第二电迹线
3     半导体封装用基板
31    第一配线层
311   第一垫部
312   第一电迹线
32    第二配线层
321   第二垫部
321a  第二垫部
321b  第二垫部
322   第二电迹线
33    内配线层
34    通路孔
34’  通路孔
5     半导体装置
52    晶片
53    凸块
54    导电线
55    封胶体
6     半导体装置
具体实施方式
以下将参照说明书附图，说明本发明较佳实施例的半导体封装用基板及半导体装置，其中相同的元件将以相同的参照符号加以说明。
请参照图3所示，本发明较佳实施例的半导体封装用基板3包括一第一配线层31、一第二配线层32以及一内配线层33。
第一配线层31的上表面具有复数个第一垫部311，其是用以与一晶片的垫部电性连接(图中未显示)；另外，第一配线层31中还形成有复数条第一电迹线312，各第一电迹线312的一端是分别连设至各第一垫部311，而其另一端是分别连接至一通路孔34。
第二配线层32的下表面具有复数个第二垫部321，而第二垫部321上是用以形成凸块；另外，第二配线层32中形成有复数条第二电迹线322，其一端分别连接至各第二垫部321，而其另一端分别透过上述的通路孔34分别与各第一电迹线312的另一端电性连接。在本实施例中，至少有一个第二垫部321未与任一第一垫部311电性连接；另外，该等第二垫部321是以阵列(array)方式排列的，而半导体封装用基板3为一球栅阵列式(BGA)基板。内配线层33位于第一配线层31的下表面与第二配线层32的上表面间。
在本实施例中，由于该等第二垫部321以阵列方式排列，所以，如图4所示，在未与第一垫部电性连接的第二垫部321a的周围邻设有数个第二垫部321b，此第二垫部321a用以连接前述的NC Ball，而这些第二垫部321b分别透过通路孔34’电性连接至内配线层33。此时，内配线层33可以电性连接至一接地端，以便提供接地电位给第二垫部321b；而内配线层33亦可以电性连接至一电压源，以便提供电压源电位给第二垫部321b。
凡熟悉该项技术者应当了解，半导体封装用基板3中可以具有一个以上的内配线层，例如，其可以同时具有一电性连接至电压源的内配线层，以及一电性连接至接地端的内配线层。需注意，为了确保各配线层之间的电性独立，在各配线层之间通常会设有一层绝缘层，而仅有通路孔穿过各绝缘层，以便电生连接上述的第一电迹线312与第二电迹线322，以及第二垫部321b与内配线层33。请参照图5所示，本发明较佳实施例的半导体装置5是由上述的半导体封装用基板3所构成的，其包括一半导体封装用基板3以及一晶片52。
在本实施例中，半导体封装用基板3如前所述，故此不再阐述；半导体封装用基板3下设置有复数个凸块53，其分别连设于各第二垫部321上，包括第二垫部321a及第二垫部321b。晶片52是粘置于半导体封装用基板3的第一配线层31上，且晶片52的垫部是与该等第一垫部311电性连接。
需注意，在本实施例中，晶片52是以覆晶(flip-chip)方式设置于半导体封装用基板3上的，即晶片52的垫部是透过复数个凸块与第一垫部311电性连接；此外，晶片52可以利用打线接合(wire bonding)方式设置于半导体封装用基板3上，如图6所示，在本发明另一较佳实施例的半导体装置6中，晶片52的垫部是透过复数条导电线54与第一垫部311电性连接，而为了保护晶片52与导电线54，所以利用一封胶体55来包覆晶片52与导电线54。
综上所述，由于依本发明较佳实施例的半导体封装用基板及半导体装置提供内配线层的接地电位或电压源电位给未与第一垫部电性连接的第二垫部周围的第二垫部，以便遮蔽未与第一垫部电性连接的第二垫部，所以能够避免静电自未与第一垫部电性连接的第二垫部流向邻近的第二垫部，进而能够有效地提升半导体装置的抗静电放电能力。
以上所述，仅为本发明较佳的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应该以权利要求书的保护范围为准。

Claims (11)

1、一种半导体封装用基板，其特征在于包含：
一第一配线层(wiring layer)，其上表面具有复数个第一垫部(pad)；
一第二配线层，其下表面具有复数个第二垫部，至少该等第二垫部之一未与该等第一垫部电性连接；以及
一内配线层，其位于该第一配线层的下表面与该第二配线层的上表面之间，至少有一个邻设于未与该等第一垫部电性连接的该第二垫部周围的第二垫部是电性连接至该内配线层。
2、如权利要求1所述的半导体封装用基板，其特征在于：该等第二垫部以阵列(array)方式排列。
3、如权利要求1所述的半导体封装用基板，其特征在于：该等第二垫部上用以设置复数个凸块(bump)，而该等第一垫部用以电性连接一晶片的垫部。
4、如权利要求1所述的半导体封装用基板，其特征在于还包含：
复数个绝缘层，其分别位于该第一配线层与该内配线层之间，以及位于该第二配线层与该内配线层之间。
5、一种半导体装置，其特征在于包含：
一基板，其具有：
一第一配线层，其上表面具有复数个第一垫部，
一第二配线层，其下表面具有复数个第二垫部，至少该等第二垫部之一是未与该等第一垫部电性连接，及
一内配线层，其位于该第一配线层的下表面与该第二配线层的上表面之间，至少一邻设于未与该等第一垫部电性连接的该第二垫部周围的第二垫部是电性连接至该内配线层；以及
一晶片，其是设置于该基板的该第一配线层上，且该晶片的垫部是与该等第一垫部电性连接。
6、如权利要求5所述的半导体装置，其特征在于：该等第二垫部以阵列方式排列，且该等第二垫部上设置有复数个凸块。
7、如权利要求5所述的半导体装置，其特征在于：该邻设于未与该等第一垫部电性连接的该第二垫部周围的第二垫部是经由该内配线层电性连接至一接地端。
8、如权利要求5所述的半导体装置，其特征在于：该邻设于未与该等第一垫部电性连接的该第二垫部周围的第二垫部是经由该内配线层电性连接至一电压源。
9、如权利要求5所述的半导体装置，其特征在于该晶片是以覆晶(flip-chip)方式设置于该基板上。
10、如权利要求5所述的半导体装置，其特征在于：该晶片是以打线接合(wirebonding)方式设置于该基板上，该半导体装置还包含：
复数条导电线，其是接合该晶片的垫部与该等第一垫部；以及
一封胶体，其是包覆该晶片及该等导电线。
11、如权利要求5所述的半导体装置，其特征在于：该基板还包含：
复数个绝缘层，其分别位于该第一配线层与该内配线层之间，以及位于该第二配线层与该内配线层之间。
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CN100433322C (zh) * 2006-12-25 2008-11-12 南通大学 一种无引线集成电路芯片封装

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