CN1486439A - 集成光学器件 - Google Patents

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拉塞尔·奇尔德
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Abstract

本发明涉及一种集成光学器件，所述集成光学器件含有，基片，至少基片的一面提供第一包层，所述第一包层包括台结构；波导核，形成在第一包层上使得波导核实质上覆盖台结构；和第二包层，形成在波导层和第一包层上。

Description

集成光学器件
技术领域
本发明涉及集成光学器件及其制造方法。
背景技术
在光学网络的发展中，使用建立在平面基片上的波导的，所谓集成光学部件受到广泛的研究。
在集成光学器件中，波导“核”布置在基片(或更一般地布置在形成在基片的内包层上)而后罩以外包层。设定核和包层材料的折光率和其它的光学特性以提供适当的波导功能。领域内普通技术人员会理解，诸如“内包层”、“外包层”、“下面”等词语仅用于方便说明而不是指在制造或者使用中器件的任何特定取向。
这种集成器件可能产生的一个问题是二次折射的问题。尽管产生二次折射的机制还没有证实，人们认为它是由于器件结构中层间热膨胀特性的差异产生的，这种差异在器件烧结或者退火后引起应力聚集。
参考，Kilian等在2000年2月第2号卷18“光波技术杂志”发表的论文“Birefringence free planar optical waveguide madeby flame hydrolysis deposition(FHD)through tailoring of theoverclading”中汇总了对此问题的各种可能的解决方案。以前提出的解决方案多数涉及改变外包层的热学特性，普遍地涉及试图把外包层的热膨胀系数与核、内包层或者基片的热膨胀系数相匹配。这种技术的一个特例公开于美国专利5 930 439。尽管此目的可以通过仔细地选择掺杂实现，但是人们发现必须要把外包层玻璃大量地掺杂，使之变得对水份非常地敏感，导致器件不可靠。
另一种方法说明于Wildermuth等在1998年8月第17号卷34上发表的论文“Penalty-free polarisation compensation of SiO2/Siarrayed waveguide grating wavelength multiplexers using stressrelease grooves”。文中应力释放槽沿波导核两侧的任一侧蚀刻。具有大量基本平行的波导核的阵列波导格栅(AWG)的范围内，这意味着在这些核间插入深的槽。由于这需要大量额外的加工步骤蚀刻这些槽，难于把槽的蚀刻对准核、以及槽所占取的额外基片面积，这个工艺不受亲睐。
发明内容
本发明提供在基片上，至少是在设有第一包层的基片的一个面上，制造集成光学器件的方法，所述的方法含有步骤：
(i)在第一包层上形成核材料；
(ii)在形成所需波导核的补充物的区域内蚀刻部件，蚀刻步骤包括从核材料层上去除材料并且至少从第一包层上去掉材料，从而使第一包层形成实质上由波导核覆盖的台结构。
(iii)在第一包层和波导核上形成第二包层。
本发明提出新的制造方法和新的器件结构，可以导致降低双折射或者基本上使双折射为零，而不需要对包层大量地掺杂也不需要单独的蚀刻步骤。
作为在其间要通过蚀刻(应用掩模从而留下核通路不蚀刻)去掉核材料层的多余材料的核蚀刻过程中，把蚀刻继续到内包层。这种“过蚀刻”技术在核下面留下台结构。当加以外覆盖时，外包层绕核展开(如前)但是也在小的程度上伸到核的下面。
发现这样的安排影响核双折射。通过选择适当的过蚀刻深度(台高)可以得到降低的或者实质上为零的双折射。
本发明可以应用于其上一般地生长或者沉积内包层的硅或锗。在此认为其上已经生长或者沉积内包层的基片提供了“至少基片的一面提供第一包层”的基片。然而并不总是需要生长或者沉积内包层。以石英基片为例，基片本身的光学特性就是核可以直接地沉积在基片上。另外，由于基片上层本身起用于光导的内包层作用，所以认为这样的基片也提供了“至少基片的一面提供第一包层”的基片。
优选地台结构具有得到实质上零核双折射的高度。例如，优选地台结构有至少1微米的高度，更优选地，在约2微米至4微米之间。可以理解可以在以前就发生较小程度的过蚀刻，例如以保证完全地蚀刻掉核材料。
尽管本发明可以应用于许多类型的器件，优选地基片是硅基片和/或第一包层主要地是二氧化硅。
为了对所希望的双折射性能实现较低的台高度，优选地第二包层的材料的线性膨胀系数大于核材料层的材料的线性膨胀系数。
本发明还提供集成光学器件，所述集成光学器件含有：
基片，至少基片的一面提供第一包层，所述第一包层包括台结构；
波导核，形成在第一包层上使得波导核实质上覆盖台结构；和
第二包层，形成在波导核和第一包层上。
本发明的另一个方面提供阵列波导格栅(AWG)含有：
基片，至少基片的一面提供第一包层，所述第一包层包括台结构；
多个阵列波导，设在基片上，每个阵列波导各有一个形成在第一包层上的波导核从而使得波导核实质上覆盖台结构；
第二包层，形成在波导核和第一包层上；并且其中，台结构的高度在约2微米至4微米的范围；在第二包层中的应力在一20到+10兆帕的范围；而波导核沿平行于基片平面方向的宽度在5.80至6.20微米范围。
附图说明
下面参照附图说明本发明的优选实施例，在附图中相似的部件标以相同的标号，附图中：
图1a至1f为示意性截面图示出根据本发明的实施例的集成光学器件的部分的工艺；
图2是对各种材料特性作计算机模型预计的双折射与过蚀刻深度关系曲线图；
图3为实验得出的双折射与过蚀刻深度关系曲线图；
图4示意地画出典型的阵列波导格栅(AWG)；
图5是实验结果曲线图，表示出以毫微米为单位的平均波长分束与以微米为单位的波导核+过蚀刻深度关系；
图6是模拟结果曲线，示出毫微米为单位分束与以微米为单位的过蚀刻深度关系；
图7示出实验的以毫微米为单位的平均波长分束与以微米为单位的阵列波导的核宽度的关系；
图8是三个不同波长的以毫微米为单位的波长分束与以微米为单位的核宽度关系的模拟结果；
图9是实验结果曲线图，表示出以毫微米为单位的平均波长分束与以兆帕为单位的在阵列波导的(外)包层中测量的应力的关系；
图10示出相应于图9的实验结果的模拟结果；
图11表示出以毫微米为单位的平均波长分束与以兆帕为单位的在核中测量的应力的关系；
图12示出相应于图11的实验结果的模拟结果；而
图13至15示出不同批晶片波长分束对温度的变化的模拟结果。
具体实施方式
参见附图，图1a至1f为示意性截面图示出根据本发明的实施例的集成光学器件的部分的工艺。在原型的研究中，制造了具有100GHz槽间隔和250微米波导间距的40槽阵列波导格栅(AWG)，但是在本发明的其它实施例中可以用此技术制造许多类型的光学信号处理器件，譬如可变光衰减器，光学开关或路由器和/或滤光器。所述技术总体上可以应用于利用波导结构的任何集成光学部件。
图1a示意地示出硅基片10，其上生长16微米厚热氧化内包层20。(应当注意图1a至1f是高度示意性的，并且无论如何不是成比例的)。
在图1c中，例如通过火焰水解沉积(FHD)，沉积波导核玻璃层30。在优选的实施例中，在对FHD沉积材料的固化退火阶段后，层30是6微米厚。应用掩模40以掩盖所希望的波导核的线条。所述的掩模优选地通过光刻旋涂和曝光抗蚀层，然后显影并通过蒸发涂敷金属层形成。可以用丙酮去掉抗蚀层及其金属罩以留下金属掩模40。
在图1d中，使用现有干蚀刻技术或湿蚀刻技术进行蚀刻步骤。
蚀刻步骤蚀刻掉核材料层30的不由掩模40覆盖部分，这就是说，从核材料层30上去掉形成所需要的波导线条的补充物的区域。这留下实质上正方形的截面(6微米×6微米)的核50。
在现有技术制造工艺中，下个步骤应当是去掉掩模40并且对图1d的结构加以外包层。然而在本发明的实施例中，却继续进行蚀刻处理，直到用掩模40限定要蚀刻的区域。
如图1e所示，进行蚀刻处理以便蚀刻掉不受掩模40保护的区域内的内包层20的部分。这个“过蚀刻”处理留下跨多数器件较薄的内包层20，但是这形成实质上由核50覆盖的台结构60。台结构的高度也可以等效地称作“过蚀刻深度”并且可以典型地在2微米至3微米的范围，不论什么情况下都优选地大于1微米。
最后，在图1f中通过现有技术去掉掩模40并且波导和内包层由外包层70覆盖。在此原型实施例中，外包层70为22微米厚(于其最厚处)并且是用SiCl4、BCl3和POCl3通过FHD沉积形成的玻璃。外包层的成分是其折射系数与硅内包层的折射系数大致匹配，并且其热膨胀稍大于硅基片的热膨胀(由涂层的晶片的变形测量)。
图2是对各种材料特性作计算机模型预计的双折射与过蚀刻深度关系曲线图。
过蚀刻对单波导的双折射的影响由有限元模型分析法模拟以确定施加在波导核上的应力。然后根据应力计算普通折射系数改变和超常折射系数改变。借助于微扰计算，确定有效折射系数的改变(NeffTE-NeffTM)。
发现过蚀刻的作用受核和包层的线性膨胀系数(lce)的影响。因此，在计算机模型中，使用各种线性膨胀系数的组合。
在计算机模型中使用了以下的材料参数。这些是前面引述的Kilian等人论文中报告的值。
  符号    Si   SiO2内包层     外包层     核
 杨氏模量GPA     E   169     72.5     70     65
 泊松比[-]     V   0.064     0.17     0.2     0.2
 线膨胀系数[K-1]     A   3.6E-6     1.2E-6     可变(3.3-3.5)E-6     可变(1.2-2.4)E-6
外包层的线性膨胀系数(lce)在三个可能的值之间变化，即：
3.3×10-6
3.4×10-6
3.5×10-6
类似地，核线性膨胀系数(lce)在三个可能的值之间变化，即：
1.2×10-6
1.8×10-6
2.4×10-6
总共给出9条曲线。对竖直轴进行标定代表图3的实验结果的两个极化之间的波长分束，从而可以进行比较。
图2所示的结果表明双折射实质上线性地取决于过蚀刻深度。相关性的斜率取决于核和外包层的线性膨胀系数(lce)值。理想的过蚀刻深度认为是相关性曲线与零双折射轴相交的蚀刻深度。
在图2的图表中，图示说明首先指出外包层的线性膨胀系数(lce)的值(×10-6)，然后指出核的线性膨胀系数(lce)的值(×10-6)。可以看出使用举例的参数可以对约2微米向上的过蚀刻深度的双折射。在此模型中，为包层的高线性膨胀系数(lce)和核的线性膨胀系数(lce)组合获得给出零双折射的最低过蚀刻深度。此模型忽略相邻波导产生的任何应力影响，并且不考虑可对理想的过蚀刻深度有影响的指数比较。
为了检验理论结果，检测了一系列的上述构成的原型。通过测量滤波器响应或者两个极化状态的通带，以及检测两个状态之间的波长分束，检测核双折射，所述两个极化状态一个平行于基片的平面，而另一个垂直于基片的平面。结果示于图3中，结果表明了与FEM分析预示相同的双折射和过蚀刻深度之间的总体线性相关，在约3微米的过蚀刻深度处交于零双折射轴。
还进行了其它一些研究以了解其它参数，譬如AWG中阵列波导宽度、阵列波导的(外)包层中的应力、阵列波导从之形成的核层中的应力、阵列波导的核和包层的折射系数，以及AWG的温度等对40槽AWG中的分束的影响。AWG现在是领域内公知的，从而领域内普通技术人员可能已经理解其结构和操作，例如，如M.K.Smit在1996年6月第2号，12卷IEEE Journal of Selected Topics in QuantumElectronics上发表的“PHASAR-based WDM-Devices：Principles，Design and applications”一文中所综述。分束测量在各个AWG管芯上进行、在晶片上对其它参数进行在线测量，还对所述其它参数对分束作用的模型进行了相应的模拟。所测量的AWG具有通过FHD沉积形成的玻璃波导核以及包层，用SiCl4、BCl3和GeCl4形成核，用SiCl4、BCl3和POCl3形成包层。为了进行说明，在图4中示意地示出典型的AWG，所述的AWG包括具有形成于其上的两个条形波导110、112的管芯100，在两个条形波导110、112之间连接多个阵列波导120(只示出一些，典型地有约400至600个)。多个输入波导130连接在管芯100(从含有数个这样的管芯的晶片上切割下来)的输入边101和条形波导的第一个110之间，而多个输出波导140连接在管芯100的输出边102和条形波导的第二个112之间。AWG具有100GHz槽间隔。管芯输出边的输出波导之间的间隔在100微米的数量级，输入边的输入波导之间的间隔类似。不论是实际测量还是模拟都显示出波导宽度(沿平行于基片平面的方向)、(外)包层中的应力以及核层中的应力对分束有显著的影响，而核折射率指数及覆盖指数对分束有相对不明显的影响。作为这些进一步的研究还对阵列波导中的过蚀刻(即台高度)的量与分束之间的相关性进行研究。所有这些研究的结果汇总在下面。
模拟
为了进行模拟，使用了应力模型(荷兰Kymata公司推出的STRESS SELENE软件)和模式求解仪以产生40槽AWG的槽1至40的分束，对于8个不同的参数：核指数、包层指数、核高度、核宽度、核应力、包层应力(在外包层中)、过蚀刻深度，以及AWG阵列中波导之间的平均间隔(下面称为“阵列节距”，h)。后一参数是AWG设计者设定的设计参数。
使用RSD协会(格拉斯哥)推出的名为Matrex(2.5版)DOE(实验设计)程序，产生一个空间进行计算。一旦在所述空间中进行所有的模拟，就使用Matrex产生在所述空间中插入分束值的多项式。假定每个参数具有在工作空间中任何点发生的相等概率。使用微软Excel宏，提供具有在软件处理范围尽可能多点的空间。因此对于每个参数值，还描绘出了在所述工作空间中穿过所有其它参数的变量宽度的点。
在模拟中使用的限度如下：
a＝核指数
b＝包层指数
c＝核高度(@m)
d＝核宽度(@m)
e＝过蚀刻(@m)
f＝压缩性核应力量(Mpascals)
g＝包层应力(Mpascals)
h＝阵列节距(@m)
a＝1.4551
b＝1.4451
c＝6
d＝5.98
e＝3.05
f＝70
g＝-5.5
h-＝13.55
a-上＝a+0.0001
b-上＝b+0.0005
c-上＝c+0.2
d-上＝d+0.2
e-上＝e+0.5
f-上＝f+10
g-上＝g+10
h-上＝h+0
a-下＝a-0.0001
b-下＝b-0.0005
c-下＝c-0.2
d-下＝d-0.2
e-下＝e-0.5
f-下＝f-10
g-下＝g-10
h-下＝h-0
实验数据
实验数据从对各个AWG结构和/或对含有AWG结构的几批晶片中的晶片上的检测结构进行的测量得到，在把晶片切割成管芯前进行过蚀刻、应力及核宽度测量，在切割后进行分束测量。在每块晶片上从约4至5个AWG进行过蚀刻、应力及核宽度测量。由每批晶片得到的每个AWG管芯进行分束测量。每个AWG器件中的阵列节距约为12微米。
分束值
从分析许多不同批晶片，我们发现定义为TM-TE的波长分束、在TM与TE极化模式之间的波长差，实际上可以是正的也可以是负的。每批晶片典型地由12至30块晶片组成，并且每块晶片典型地含有6个AWG结构。我们发现作为对任何一个AWG画出的作为AWG槽数的函数的分束(的测量量)的斜率的符号(+或-)，确定该AWG中的分束的符号(+或-)。对于每批晶片，每个晶片上我们至少检测一个AWG管芯(典型地每个晶片上我们检测几个AWG)并且我们画出每个检测的AWG的作为AWG槽数(1至40)的函数的分束的斜率值，对照该AWG的槽2至39上的平均分束(量)。由此我们发现在某些批中，所有的晶片具有正的分束斜率，在另外某些批中有负的分束斜率，而在某些批中是既有正斜率又有负斜率的混合。为了得到以下表示的实验结果，我们只使用那些具有完全正或者完全负的分束斜率的那些批晶片。
过蚀刻与分束之间的相关性
图5是每个测量的AWG管芯的2至39槽中测量的平均分束曲线，对照“波导核+过蚀刻深度”的测量的总高度HT(以微米为单位)，所述总高度HT是以每批AWG晶片中测量的所有AWG的平均值。不在任何管芯中从槽1和40取得测量，因为这些有时可能产生伪结果，会误表达其它槽的一般趋势。所有测量的AWG中，核的高度已知为约6微米。从我们的模拟和实验结果，我们认为核高度的变化实际上对分束没有影响(参见下文)。如可以清楚地从图5看到，随着总高度HT(从而也随着过蚀刻深度)增加，测量的最佳线性拟合从正跨越到负分束。假定核高度是6微米，这个曲线示出会在约3.05微米的过蚀刻深度得到零分束。图6是分束随过蚀刻深度变化的相应的模拟结果。对三个所选择的过蚀刻深度，在上述限度内的其它参数a、b、c、e、f、g、h的所有不同的(模拟软件可处理的)可能值上绘出一些点。模拟中使用的阵列节距h的值用作把实验结果与用模型得到的结果符合的拟合值。模拟中发现h＝13.55微米得到两组结果之间的良好的相符，这可以通过比较图5和6看出。
波导宽度与分束之间的相关性
图7是每个测量的AWG管芯的2至39槽中测量的平均分束曲线，对照阵列波导的以微米为单位的核宽度(即沿与AWG管芯的基片平面平行的方向的波导核的宽度)，所述核宽度是以每批AWG晶片中测量的所有AWG的平均值。由得到的线性拟合可以看到，随着波导宽度增加，分束从正变到负分束。图8是在三个不同的波导宽度得到模拟结果图表，同样用阵列节距h作为把实验结果与模拟结果拟合的拟合参数。对于三个所选择的波导核宽度的每个，在上述限度内的其它参数a、b、c、d、f、g、h的所有不同的(模拟软件可处理的)可能值上绘出一些点。这里还是模拟与测量的结果紧密符合。
包层应力与分束之间的相关性
图9是每个测量的AWG管芯的2至39槽中测量的平均分束曲线，对照在阵列波导的包层中测量的应力，所述应力是以每批AWG晶片中测量的所有AWG的平均值。标定水平轴以表示测量出的包层中压应力(-)和拉应力(+)，以兆帕为单位。这些应力测量通过测量在其上形成波导核和包层的晶片的弯曲得到。在图9中绘出的点上进行了线性拟合，示出随着包层应力在图示的范围上从负包层应力增加至正的应力值(即从压应力至拉应力)，平均分束值线性地从正分束改变成负分束。图10示出相应的模拟结果。对三个所选择的包层应力值，在上述限度内的其它参数a、b、c、d、e、f、h的所有不同的(模拟软件可处理的)可能值上绘出一些点。还是用阵列节距h作拟合参数。同样地，模拟结果总体上与实验结果相符。
核应力与分束之间的相关性
图11是每个测量的AWG管芯的2至39槽中测量的平均分束曲线，对照在阵列波导的核中测量到的应力，所述应力是以每批AWG晶片中测量的所有AWG的平均值。标定水平轴以表示测量的核中压应力，以兆帕为单位。(在核中应力永远是压应力，没有拉应力)。应力测量通过测量在其上沉积核层的晶片(但是在核层形成波导核的步骤之前)的弯曲得到。在图11中绘出的点上进行了线性拟合，示出随着核应力在图示的负核应力范围上降低时，平均分束线性地从正分束改变成负分束。图12示出相应的模拟分束对核应力变化结果。还是，对上述限度内的其它参数a、b、c、d、e、g、h的所有不同的(模拟软件可处理的)可能值上绘出一些点。还是用阵列节距h作拟合参数。可以从把图11和图12与图10和图9比较看到分束随着核应力的变化小于分束随着包层应力的变化。
分束与核折射率、覆盖折射率和核高度之间的相关性
进行模拟和实验测量以研究分束与核折射率、分束与包层折射率和分束与核高度(在台以上)之间的相关性，已经表明，分束随着这些参数变化的变化实际上是零，或者至少与分束随着图5至12的其它参数的变化比较不明显。分束随着核高度变化的变化实际上是零。
分束与温度之间的相关性
我们还进行了分束随着AWG管芯的温度变化而变化的实际测量。对于具有正的平均分束、具有负的平均分束，以及平均分束在40℃左右改变符号的批次的晶片，这些测量结果绘于图13至15中。(如前所述，每个AWG的平均分束作为AWG管芯的槽2至39的平均值计算。)这些图表明，不论对于正的平均分束、负的平均分束，还是平均分束随温度线性增加平均分束，在分束与温度之间都有线性的关系。
以上为分束随着其它参数变化而变化的测量和模拟全部都是对室温进行的，即约22℃进行的。多数的AWG设计用于在摄氏70至80度之间的温度工作。图13至15的图表指出，随着温度从室温(22℃)到工作温度(75℃)预期的分束增加是约7.6微微米+/-1.2微微米。因此，会清楚为了补偿分束随着温度而变化，设计者应当对其它参数，诸如过蚀刻深度、包层应力和/或波导宽度等的一或多个有效参数中建立补偿以保证达到正常的AWG工作温度的所需要的分束值。在图5至12中，画出实直线示出估计的-8微微米目标分束。针对室温的这个分束值，应当在工作温度下给出所要求的(零或者最小)分束值。从模拟的结果和实验结果，对于-10至0，优选地约-5的包层应力，并且阵列节距(即阵列波导间的平均间隔)h＝12微米时，5.90至6.10微米，优选的约6.00微米的波导宽度，提出过蚀刻深度应当在2.8至3.2微米的范围以得到最小的分束。
结论
综上所述可见，除了选择过蚀刻深度的优化值以使分束最小，还可以选择波导核宽度和/或包层应力和/或核应力以对选定的任意过蚀刻深度进一步优化分束。此外，可以理解，在选择蚀刻深度和/或波导宽度和/或包层应力或核应力以降低(正)分束时，必须小心不要选择过大的过蚀刻，选择过大的过蚀刻会使所需要的零分束条件过头，得到负分束。从图5的图表上看，理想的过蚀刻似乎是约3微米。
还应当理解设计参数h，也就是平均阵列波导间隔影响分束。公知地在所述平均间隔增加时分束一般地减少。所述如果AWG设计者选择使用较大的h值，就要降低所保持零或极小分束所要求的过蚀刻深度(对于相同的波导核宽度、以及包层应力)。变通地，或者附加地，如果要使用大的阵列节距，为了保持零或极小的分束，可以使用不同的波导宽度和/或包层应力和/或核应力。我们还从模拟知道，对于不同的设计参数h值，分束与过蚀刻深度之间的变化可以从实质上的线性关系改变成非线性关系，也就是分束对过蚀刻深度的曲线从直线变成曲线。

Claims (20)

1.在基片上，至少是在设有第一包层的基片的一个面上，制造集成光学器件的方法，所述的方法含有步骤：
(i)在第一包层上形成核材料；
(ii)在形成所需波导核的补充物的区域内蚀刻部件，蚀刻步骤包括从核材料层上去除材料并且至少从第一包层上去掉材料，从而第一包层形成实质上由波导核覆盖的台结构。
(iii)在第一包层和波导核上形成第二包层。
2.如权利要求1所述的方法，其特征在于，台结构的高度至少为1微米。
3.如权利要求2所述的方法，其特征在于，台结构的高度在约2微米至4微米之间。
4.如以上权利要求之任一所述的方法，其特征在于，含有在步骤(i)之前在基片上形成第一包层的步骤。
5.如权利要求4所述的方法，其特征在于，所述基片是硅基片。
6.如权利要求4或5所述的方法，其特征在于，第一包层主要地是二氧化硅。
7.如以上权利要求之任一所述的方法，其特征在于，选择台结构的高度以便在波导核中给出实质上是零的双折射。
8.如以上权利要求之任一所述的方法，其特征在于，第二包层的材料的线性膨胀系数大于核材料层的材料的线性膨胀系数。
9.如权利要求3所述的方法，其特征在于，台结构高度在2.5至3.5微米之间。
10.如以上权利要求之任一所述的方法，其特征在于，台结构的高度、第二包层中的应力，以及波导核沿平行于基片的平面方向的宽度都选择得在波导核中给出实质上是零的双折射。
11.如权利要求10所述的方法，其特征在于，台结构的高度、第二包层中的应力、核中的应力，以及波导核沿平行于基片的平面方向的宽度都选择得在波导核中给出实质上是零的双折射。
12如以上权利要求之任一所述的方法，其特征在于，选择第二包层中的应力在-20至+10兆帕的范围。
13如以上权利要求之任一所述的方法，其特征在于，沿平行于基片的平面方向的波导宽度选择在5.80至6.20微米的范围。
14.如权利要求13所述的方法，其特征在于，沿平行于基片的平面方向的波导宽度选择为6.0微米。
15如以上权利要求之任一所述的方法，其特征在于，选择至少以下参数之一的值，以实质上补偿波导核双折射随温度的变化，从而在器件的预定工作温度时在波导核中得到实质上为零的双折射：台结构的高度、第二包层中的应力、核中的应力，以及波导核沿平行于基片的平面方向的宽度。
16.集成光学器件，所述集成光学器件含有：
基片，至少基片的一面提供第一包层，所述第一包层包括台结构；
波导核，形成在第一包层上使得波导核实质上覆盖台结构；和
第二包层，形成在波导核和第一包层上。
17.阵列波导格栅，含有：
基片，至少基片的一面提供第一包层，所述第一包层包括台结构；
多个阵列波导，设在基片上，每个阵列波导各有一个形成在第一包层上的波导核从而使得波导核实质上覆盖台结构；和
第二包层，形成在波导核和第一包层上；并且其中，台结构的高度在约2微米至4微米的范围；第二包层中的应力在-20到+10兆帕的范围；以及波导核沿平行于基片平面方向的宽度在5.80至6.20微米范围。
18.如权利要求17所述的阵列波导格栅，其特征在于，波导核沿平行于基片的平面方向的宽度在5.90至6.20微米的范围。
19.制造集成光学器件的方法，所述的方法实质上是前文参照图1至3所述的方法。
20.集成光学器件，所述的集成光学器件实质上是前文参照图1至3所述的集成光学器件。
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