CN1484835A - 并列测试及烧录系统中读取半导体晶元资料之方法 - Google Patents

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Abstract

本发明给芯片辨识熔丝数下了定义(108)。一测试模式系因正被测试的特殊芯片设计而被引发，进而造成该等芯片输出其芯片辨识(109)。该芯片辨识系依序被输出，一直到所有熔丝都已被取样。一第一芯片辨识位(对每个被测试的芯片而言)系被取样自该序列输出，并且被用以与一预期资料(110)做比较。所得到的结果信息被转译成(如上所述)一通过或是一失败且被储存于一数据库(112)。此方法系为循环以致于芯片辨识上的每个熔丝皆被选通脉冲(strobed)，该被转译成之通过/失败结果形成一二进元串(binary string)。该通过/失败资料串(二进元芯片辨识)被下载至一数据库。

Description

并列测试及烧录系统中读取半导体晶元资料之方法
发明背景
发明所属之技术领域
本案系关于读取半导体晶元资料之系统及方法，尤其是关于在一并列测试及烧录系统中读取半导体晶元识别资料之系统及方法。
先前技术
在某些个案中，半导体芯片是藉一辨识(ID，identification)来编码，其系使得测试器能得以透过生产来追踪每个芯片。该辨识可包含例如：晶元批数、晶元数，以及晶元上之坐标等等的信息。藉由透过生产与传导量的报告来追踪晶元，制造业可最有效的进行特殊芯片的生产。
一个烧录测试常被引导入而成为生产工作的部份。该烧录制程之目的乃在于某些特定期间运作装置(例如：同步动态随机存取内存，SDRAM，synchronized dynamic random Access Memory)，在该等期间中，大部分的该装置系受管制以避免初期不合格率真正发生。该烧录可包含在增加温度与增加电压(高电流负荷量)的情形下运作该装置。此等情形系被设计用以加速熟化之过程，其中，例如，一个相对少量的测试小时数系等同于运作的月份数。该烧录测次的一个目的在于增加最终将市场化的装置之可信赖度。
一测试与烧录系统引起关于追踪晶粒方面的特有问题。例如，为了能读取烧入资料，一测试系统需要有足够的内存以便捕捉正位在利用一失效内存的实时基准之上而被测试的每个装置之一序列资料流。就此观点而言，目前尚无有效地可自复数个位于烧录电路板上之并列芯片中读取芯片辨识的良好方法。
第二个关于透过烧录来追踪晶粒的问题是总线的竞争。当两个或更多装置尝试输出相反的逻辑阶层(logic levels)于同一个或是彼此共享的总线线之时，总线的竞争便可能发生。在一测试系统中，在烧录期间，驱动器与比较器会被分享于许多并列的装置中以便减少测试的费用。然而，为了能避免总线的竞争，其系与并列之测试装置相关联，此等装置便以组合的方式被测试。因此，每个位在共享数据总线上的装置在任何时间下都只有一个封装接脚被致能。
因此，一个对于能有效自一包含有并列装置的烧录测试电路板上读取辨识信息的系统与方法之需求是存在的。
内容
根据本发明，一个用以决定记忆装置辨识之方法系被提供。此方法自两个或多个记忆装置中的n个辨识熔丝中引发序列输出，该输出系用来辨识该装置并且对每一个第n位的该序列输出取样以决定每个装置熔丝的熔丝态。此方法重复对所有n个熔丝的取样工作以便取得所有装置的熔丝资料，并且决定了与被取样之输出有关的通过/失败串(pass/fail string)，该通过/失败串系藉一并列测试及烧录系统而被用来确认该装置。
该输出位于一致能资料线上，其系在该烧录测试的期间中被使用，在其中其它资料线系被禁用以避免总线竞争。记忆装置为一同步动态随机存取内存(SDRAM)。该熔丝系在引起该输出之前被定义为辨识熔丝。
该方法亦包含储存资料的通过/失败串于一数据库中，以及转译该通过/失败串，其使用了以该数据库为背景而被执行之一建构性查询语言表示。一通过(pass)系被解释为一二进元中的”1”，而一失败(fail)则被解释为二进元之”0”。该通过/失败串为一个二进元资料串。该被转译的通过/失败串乃连接于另一测试。该被禁能的(disabled)资料线乃是三态(tri-state)资料线。
根据本发明的一个实施例，一个计算机可使用的媒体，其内包含计算机可读取的程序代码，系被提供以使得该计算机能决定装置的辨识资料。该计算机程序产品包含可使计算机自多数个装置的n个辨识熔丝中引发一序列输出的计算机可读取程序代码，该输出系用于辨识该等装置。该计算机程序产品包含可使计算机对该序列输出的每一个第n位进行取样以决定每个装置熔丝之熔丝态的计算机可读取程序代码。同时被包含在内的是可使计算机重复对所有n个熔丝进行取样以取得所有装置之熔丝资料的计算机可读取程序代码。该计算机程序产品更包含可使一计算机能决定与被取样之输出有关的通过/失败串(pass/fail string)之程序代码，其中该通过/失败串系藉一并列测试及烧录系统而被用来确认该装置。
该计算机程序产品更包含可使计算机能储存资料的通过/失败表现于一数据库中的计算机可读取程序代码，以及使计算机能以该数据库为背景而转译该通过/失败表现之一建构性查询语言之计算机可读取程序代码。
根据本发明之一实施例，一个用以决定记忆装置之辨识的系统系被提供。此系统包含一测试电路版，其联结有并列连结的记忆装置，每个记忆装置包含一个或多个辨识熔丝、一个用来取得来自于一个致能封装接脚上之记忆装置的输出样品并将该输出与一预期资料作比较的选通脉冲(strobe)，以及一个用以储存该比较结果的内存。
另外，该内存包含一第一关连式数据库，系用以储存该结果，以其为背景，一个建构性查询语言(SQL，structures query language)表现系被执行以转译该结果，以及一第二关连式数据库，其系包含至少一个用来接收该被转译资料串之辨识字段。此内存为一离线内存。
简单图标说明
本案之较佳实施例将藉参考所附图标而被详细的叙述于后：
第一图(A)系为根据本发明之一实施例所得之选通脉冲熔丝方法实例；
第一图(B)系为第一图(A)所述之方法流程图；
第二图系为根据本发明之另一实施例所得之表现有资料线位置的一实例；
第三图系为根据本发明之再一实施例所得之表现有烧录失败集中之晶元区域失败图之实例；
第四图系为根据本发明之一表现有测试数据库之实施例所得到的表格；以及
第五图系为根据本发明表现有转译芯片辨识串结果的另一实施例所得到之表格。
实施方式
本发明直接自一并列系统与烧录测试电路板上读取芯片的辨识信息。一芯片之辨识可包含例如晶元批数、晶元数，以及晶元上之坐标等等的信息。更佳地，一被定义的熔丝群组(致能或是关闭)的状态构成了该芯片辨识。一测试闸接着能为了透过生产来追踪晶粒、晶元以及/或是芯片而读取该芯片的辨识。产量报告能藉由使用取自于该芯片辨识的信息以及/或是追踪该辨识而获致。另外，为决定一熔丝在一测试闸上的影响，一处理窗口分析可被获致。
应被了解的是本发明可被应用在各种不同型式的硬件、软件、韧体(firmware)、特殊目的之处理器、或是关于这些的一种组合之上。在一实施例中，本发明亦可被应用在一软件中，以便作为一程序储存设备的内附应用程序。此应用程序可被更新至一个可执行该程序而具有适当的体系结构之机器上。更佳地，该机械系被应用在具有例如一个或是多个中央处理器(CPU)，一个随机存取内存(RAM)以及输入/输出接口等硬件的计算机作业平台上。此作业平台也包含一控制系统与微指令码。于此所述及的各种过程与功用可能是藉由该控制系统所执行的该微指令或是该应用程序(或是关于其等之组合)的一部份。另外，其它各种不同的周边装置，例如一个额外的资料储存装置以及一打印装置，亦可被连结于该计算机作业平台上。
应被进一步了解的是，因为某些被描述于附图中的组成系统要件以及方法步骤可被实施于软件之中，因而各系统要件(或是方法步骤)间的实际连结状况可能依本发明所安排的方式而有所不同。根据本发明于此所提供的教导，一个熟习此技艺之人士能深思本发明的内容或是与这些相似的应用或形式。
本发明提供在一并列系统中之资料收集的系统与方法。根据本发明，一芯片辨识包含一个或多个熔丝，且为了此揭露之目的，一个实例将被呈现，其中该芯片辨识包含有八十个位或是熔丝。
更佳地，该芯片辨识在烧录测试之前即已被读取，正当该芯片(典型地是多数个并列芯片)系被连结于一烧录测试电路版上之时。本发明也能应用在烧录测试之后。该芯片辨识最好并未受到该烧录测试的影响。
在一模式缓存器设定指令之后，一芯片辨识的测试模式能被发布。透过执行一测试模式，例如，藉由使用一指令，特别是对被设计用采测试的芯片而言，该芯片辨识系被输出至一输出接脚。此方法选通脉冲102该输出以决定一芯片辨识位104。此选通脉冲系为一取样方法，其中一个被执行的资料系被用以与芯片辨识熔丝和测试电路版的输出做比较。例如，参考所述之具有八十个位的芯片辨识，该选通脉冲每八十个位即选取一个输出，直到该位被捕捉后，例如，此测试之中每个芯片芯片之熔丝0皆被捕捉。此熔丝资料系依序被纪录在一输入/输出线上，直到所有的熔丝皆被读取，例如，就一个具有八十个熔丝的芯片而言，每个熔丝的芯片辨识系被输出八十次。
该被用来做比较的预期资料可以是，例如，资料最高值，其相当于于二进元的“1”。在一般状况下，一选通脉冲为一讯号，其验证了资料或是邻近并列线的其它讯号，因此，一个熟习此技艺者将能够了解，按照本发明，其它的选通脉冲以及取样技术可被使用。
参考第一图(A)，一个第一测试102系被执行以便在每个具有预期资料最高值(例如，”1”或是最高值)的芯片辨识之中来选通脉冲一第一熔丝，例如104。此方法包含一寻址程序，其系用以选取个别熔丝以利测试。例如，就一个具有八十个辨识熔丝的芯片而言，此方法表现八十个选通脉冲，每个熔丝各一个。在开始选通脉冲(例如106)下一个熔丝之前，此熔丝辨识输出的选通脉冲或是取样捕捉了来自每个被测试芯片之资料中的一个位(例如102)。此方法将该熔丝的输出或是位与一预期资料作比较以决定是熔丝是被关闭或是开启。
一关闭的熔丝可被定义为一通过或是”1”，而一个开启的熔丝则被定义为失败或是”0”。于是，如果该熔丝的输出，系藉该测试模式来引发，为一个”1”且被用来跟一预期的资料高峰(例如”1”)来做比较，那么此结果即为一个通过或是”1”。另外，假若该熔丝输出为一”0”，那么当与该预期的资料高峰相比较时，此熔丝及为一失败或是”0”。一熟习此技艺者将可了解，按照本发明，此方法与系统亦可执行一个具有预期的资料最低值(例如一个二进元0)的选通脉冲。
现在请参考第一图(B)，本发明定义该芯片辨识熔丝的数量为108。一测试模式系为了正在被测试之独特殊芯片设计而被执行，以使得该芯片输出他们的芯片辨识109。该芯片辨识系被依序输出直到所有熔丝都被取样。一个第一芯片辨识位(就每个被测试的芯片而言)系被选自于该序列输出之中，且被用以跟一预期的资料110做比较。此产生的讯息系被解释(如上所述)做一个通过或是失败，并且被储存于数据库112中。此方法系为环扣式的因此在芯片辨识中的每个熔丝系被选通脉冲114，此被解释的通过/失败解果行程一二进元串。该通过/失败资料串(二位芯片辨识)系被下载至一数据库。
一建构性查询语言(SQL)程序能以一关连式数据库为背景而被执行以便该芯片辨识位的二进元串，例如，如第五图所示者。结构性查询语言(ASL)为一个在数据库中进行检索与更新的标准交互式程序语言。此结构性查询语言表示系于一格式化中产生以指示该输出至包含有关连式数据库的计算机之中。该关连式数据库最好是一个离线的数据库，一个不是该烧录测试器(箱)一部份者。第四图是一个具有一测试结果串402的关连式数据库结构之范例。该测试结果串402包含芯片辨识位。第四图的前四行404包含批数、设备型态以及坐标，尽管任何一种芯片信息可被包含。
如上所述，在一并列系统及烧录电路版中，只有一个数据线(封装接脚)能被致能。该装置(例如，同步动态随机存取内存)能在一烧录电路版上的组合中被测试以便使测试器的电量减至最低。当一接脚在测试的过程中被读取而活化(致能)，其余接脚系被设定为高阻抗(high-impendance)，或是三态(tri-state)，以避免总线竞争。一个三态电路(组合式或是序列式)是一个一般的电路，其包含一个附加输入，其可能被称作为”致能”(enable)。例如，当致能输入是1的时候，该电路表现得像个所对应的正常(并非三态”tri-state”)电路。然而，当该致能输入为0的时候，该输出便不与电路的其它部分相连。此三态(tri-state)设计乃为隔离该测试接脚的一种方法。
根据本发明，为免总线竞争，该芯片辨识资料在测试与烧录过程中出现在被使用的封装接脚上。相对地，一个芯片辨识接脚之设计系被揭露。例如，就一个英非凌同步动态随机存取内存(Infineon SDRAM)而言，如第二图所示，当DQ6 204在烧录系统过程中被使用之时，芯片辨识信息出现在资料线(封装接脚)DQ11 202之上。此熔丝信息能够在开始于第三上升时脉边缘的DQ11(双向资料线11或是资料出口11)被读取。本案之一实施例将芯片辨识自DQ11 202移动至DQ6 204，其中DQ6 204系为在一英非凌同步动态随机存取内存的烧录测试中被使用的一封装接脚。此资料线/接脚指定在此技艺中已为人所熟知，且可一芯片设计而有所不同。另外，在测试前间并未被使用的接脚系藉使用上述的三态逻辑(tri-state logic)而被禁能(disabled)。因此一个熟习此技艺者将能够了解本发明能够被实施于包含有其它资料线规划的芯片之上。
此烧录测试资料是有用的，因为其的运算乃是与集成电路的加压测试结合在一起的。因为烧录加压过程加速了装置的老化，此烧录测试将在分析上招致了失败的最高百分比。本发明提供了一个藉由烧录测试而读取关于准许芯片被追踪之芯片辨识的方法。
较佳地，本发明系在该烧录测试之前即已被执行。芯片辨识熔丝之读取结果依据该烧录测试的结果而被加载一烧录数据库中。本发明转译此芯片辨识串成为芯片辨识字段(chip ID fields)，其系利用如同上述之SQL表示。一旦这些芯片辨识字段被填满，该数据库表能与源自于流程中其它测试闸的测试结果相连接。此所产生的字段可用以连结此烧录测试资料至其它测试闸。如第五图所绘，这些字段可包含，例如，晶元批502、晶元数504、X坐标506、以及Y坐标508。额外个字段亦可被包含，例如，资料串510以及组建信息512。
芯片追踪使得测试器可藉由晶元批与晶元区域来检测批表现(lotperformance)。一晶元区域失败图，如第三图所示者，提供了关于烧录测试失败以及其如何影响晶元组建过程之有价值解高分辨率的信息。在第三图中，烧录测试失败302的程度清楚可见。此晶元图以及数据库信息可被用以分析产量并改善生产。
本发明亦可被应用在窗口批(window lot)的分析。窗口批分析在决定半导体芯片的敏感度变异时是有用的，当此变异是时间的函数之时。根据所进行的窗口分析，一个制作方式数据库(recipe database)(对特殊的半导体芯片而言)可被解释(藉由该分析)，因此特有的制作方式，包含预设的，使用者专属的参数，都能在生产的过程中自动被集合。连结预设的制作方式与自动化的生产可最佳化运作-运作(run-to-run)以及批-批(lot-to-lot)的再生能力以及精确性。
已叙述了用来在并列测试及烧录系统中读取半导体晶元资料之方法的实施例，被注意到的是，透过上述的教导，熟习此技艺之人士能予以修饰及改变。因此，其应被了解到的是任何在本案所提之特有实施例中之改变都将不脱本案之申请专利范围所欲保护之精神与内容。因此，本发明已详尽描述并符合专利法规的特殊规定，所主张以及受香港宪章(Letters Patent)保护的部分已述于所附之申请专利范围内。

Claims (16)

1.一种用以决定记忆装置辨识的方法，其步骤系包含：
自多个装置中的n个辨识熔丝中引发出一序列输出，该输出系用以辨识该装置；
对该序列输出的每一个第n位取样以便决定每个装置熔丝的熔丝态；
重复对所有n个熔丝的进行取样以便取得所有装置的熔丝资料；以及
决定与被取样之输出有关的通过/失败串(pass/fail string)，该通过/失败串系藉一并列测试及烧录系统而被用以辨识该装置。
2.如申请专利范围第1项所述之方法，其中该输出系位于一致能资料线上且可在一烧录测试中被使用，其中其它的资料线系被禁能(disabled)以避免总线的竞争。
3.如申请专利范围第1项所述之方法，其中该记忆装置为一同步动态随机存取内存(SDRAM)。
4.如申请专利范围第1项所述之方法，其中该等熔丝在引起该输出之前即被定义为辨识熔丝。
5.如申请专利范围第一项所述之方法，其更包含步骤：
储存资料的该等通过/失败串于一数据库中：以及
使用以该数据库为背景而执行之一建构性查询语言表示来转译该等通过/失败串。
6.如申请专利范围第5项所述之方法，其中一通过(pass)系被解释为一二进元中的”1”，以及一失败(fail)则被解释为二进元之”0”。
7.如申请专利范围第5项所述之方法，其中该通过/失败串为一个二进元资料串。
8.如申请专利范围第5项所述之方法，其中该被转译的通过/失败串系连接于另一测试。
9.如申请专利范围第5项所述之方法，其中该被禁能的(disabled)资料线乃是三态(tri-state)资料线。
10.一种计算机可使用的媒体，内含用以使计算机得以决定装置之辨识资料的计算机可读取程序代码，位于计算机程序产品中的该计算机可读取程序代码系包含：
可让一计算机自多数个装置的n个辨识熔丝中引发出一序列输出的计算机可读取程序代码，该输出系用以辨识该等装置；
可让一计算机对该序列输出的每一个第n位进行取样以决定每个装置熔丝之熔丝态的计算机可读取程序代码；
可让一计算机重复对所有n个熔丝进行取样以取得所有装置之熔丝资料的计算机可读取程序代码；以及
可让一计算机决定对应于该被取样之输出的通过/失败串(pass/fail string)之计算机可读取程序代码，其中该通过/失败串系藉一并列测试及烧录系统而被用以辨识该装置。
11.如申请专利范围第10项所述之计算机可读取程序代码，其中该输出系位于一致能资料线上且可在一烧录测试中被使用，其中其它的资料线系被禁能(disabled)以避免总线的竞争。
12.如申请专利范围第10项所述之计算机可读取程序代码，其系更包含：
可使计算机储存该等资料的通过/失败表现于一数据库中的计算机可读取程序代码；以及
可使计算机能以该数据库为背景而转译该等通过/失败表现之建构性查询语言之计算机可读取程序代码。
13.一种决定记忆装置辨识的系统，其包含：
一测试电路版，其系联结了多数个并列记忆装置，每个记忆装置系包含一个或多个辨识熔丝；
一选通脉冲(strobe)，其系用以取样并用以比较来自于位在一致能封装接脚(enabled package pin)上之复数个记忆装置之一输出与一预期资料；以及
一个用以储存该比较结果的内存。
14.如申请专利范围第13项所述之系统，其中该内存更包含：
一第一关连式数据库，系用以储存该结果，以其为背景，一个建构性查询语言表现系被执行以转译该结果；以及
一第二关连式数据库，其系包含至少一个用来接收该被转译资料串之辨识字段。
15.如申请专利范围第13项所述之系统，其中该内存为一离线内存。
16.如申请专利范围第13项所述之系统，其中该记忆装置为一同步动态随机存取内存。
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DE (1) DE60124008T2 (zh)
WO (1) WO2002054411A2 (zh)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105719980A (zh) * 2014-08-22 2016-06-29 南亚科技股份有限公司 具有芯片测试结果信息的芯片与检查芯片测试结果的方法
CN106782671A (zh) * 2016-12-19 2017-05-31 北京智芯微电子科技有限公司 一种安全芯片进入测试模式的方法和装置
CN109032619A (zh) * 2018-07-13 2018-12-18 上海艾为电子技术股份有限公司 确定熔丝烧录编码的方法及装置

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10241141B4 (de) * 2002-09-05 2015-07-16 Infineon Technologies Ag Halbleiter-Bauelement-Test-Verfahren für ein Halbleiter-Bauelement-Test-System mit reduzierter Anzahl an Test-Kanälen
KR100496861B1 (ko) * 2002-09-26 2005-06-22 삼성전자주식회사 하나의 핸들러에 2개 이상의 테스트 보드를 갖는 테스트장비 및 그 테스트 방법
US6975945B2 (en) * 2003-08-26 2005-12-13 Hewlett Packard Development Company, L.P. System and method for indication of fuse defects based upon analysis of fuse test data
KR20130049658A (ko) 2011-11-04 2013-05-14 에스케이하이닉스 주식회사 반도체메모리장치 및 반도체시스템
US12002751B2 (en) 2020-10-29 2024-06-04 Changxin Memory Technologies, Inc. Adjustment method and device for chip output characteristics

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4637020A (en) * 1983-08-01 1987-01-13 Fairchild Semiconductor Corporation Method and apparatus for monitoring automated testing of electronic circuits
US4928278A (en) * 1987-08-10 1990-05-22 Nippon Telegraph And Telephone Corporation IC test system
US4866714A (en) * 1987-10-15 1989-09-12 Westinghouse Electric Corp. Personal computer-based dynamic burn-in system
US5103557A (en) * 1988-05-16 1992-04-14 Leedy Glenn J Making and testing an integrated circuit using high density probe points
US5309446A (en) * 1990-07-31 1994-05-03 Texas Instruments Incorporated Test validation method for a semiconductor memory device
EP0541288B1 (en) * 1991-11-05 1998-07-08 Fu-Chieh Hsu Circuit module redundacy architecture
US5557559A (en) * 1992-07-06 1996-09-17 Motay Electronics, Inc. Universal burn-in driver system and method therefor
US5390129A (en) * 1992-07-06 1995-02-14 Motay Electronics, Inc. Universal burn-in driver system and method therefor
EP0632380A1 (en) * 1993-06-30 1995-01-04 International Business Machines Corporation A circuit allowing a two-pass fuse blow to memory chips combining abist and redundancy capabilities
GB9411950D0 (en) * 1994-06-15 1994-08-03 Deas Alexander R Memory test system
US6009536A (en) * 1996-09-20 1999-12-28 Micron Electronics, Inc. Method for using fuse identification codes for masking bad bits on memory modules
JPH10125742A (ja) * 1996-10-22 1998-05-15 Mitsubishi Electric Corp 半導体集積回路の良否判定方法及び半導体集積回路
US6037792A (en) * 1996-12-21 2000-03-14 Stmicroelectronics, Inc. Burn-in stress test mode
US5927512A (en) * 1997-01-17 1999-07-27 Micron Technology, Inc. Method for sorting integrated circuit devices
JPH1166893A (ja) * 1997-08-22 1999-03-09 Mitsubishi Electric Corp 半導体記憶装置
US5848008A (en) 1997-09-25 1998-12-08 Siemens Aktiengesellschaft Floating bitline test mode with digitally controllable bitline equalizers
US5959911A (en) 1997-09-29 1999-09-28 Siemens Aktiengesellschaft Apparatus and method for implementing a bank interlock scheme and related test mode for multibank memory devices
US6119255A (en) * 1998-01-21 2000-09-12 Micron Technology, Inc. Testing system for evaluating integrated circuits, a burn-in testing system, and a method for testing an integrated circuit
US6008523A (en) 1998-08-26 1999-12-28 Siemens Aktiengesellschaft Electrical fuses with tight pitches and method of fabrication in semiconductors
JP3918344B2 (ja) * 1999-01-29 2007-05-23 横河電機株式会社 半導体試験装置

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105719980A (zh) * 2014-08-22 2016-06-29 南亚科技股份有限公司 具有芯片测试结果信息的芯片与检查芯片测试结果的方法
CN105719980B (zh) * 2014-08-22 2018-11-27 南亚科技股份有限公司 具有芯片测试结果信息的芯片与检查芯片测试结果的方法
CN106782671A (zh) * 2016-12-19 2017-05-31 北京智芯微电子科技有限公司 一种安全芯片进入测试模式的方法和装置
CN109032619A (zh) * 2018-07-13 2018-12-18 上海艾为电子技术股份有限公司 确定熔丝烧录编码的方法及装置
CN109032619B (zh) * 2018-07-13 2021-12-24 上海艾为电子技术股份有限公司 确定熔丝烧录编码的方法及装置

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