CN1482739A - 可再程序化逻辑阵列 - Google Patents

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Abstract

一种可再程序化逻辑阵列(RPLA)，包括：至少一输入；至少一输出；一输入电容元件，被耦接到该至少一输入；内部逻辑门控元件，被耦接到该输入电容元件；一输出电容元件，被耦接到该内部逻辑门控元件及该至少一输出；以及控制该内部逻辑门控元件的信号产生电路，该内部逻辑门控元件受控以建立一连接在该至少一输入其中之一与该至少一输出其中之一之间；本发明比必须烧断溶丝以完成程序化设计的现有技术的PLA更具有弹性，能使RPLA快速且有效地程序化；且该RPLA可再利用，这就使得硬件电路也可再利用，并有助于使系统成本降低。

Description

可再程序化逻辑阵列
技术领域
本发明涉及一种电路，尤其是一种能够弹性地程序化及再程序化的可再程序化逻辑阵列(Programmable Loglc Array；PLA)。
背景技术
在某些控制单元中，常需随机地逻辑组合电路来产生控制信号，为实现此种功能，PLA成为一个常用的解决方法。传统的PLA，例如图1所示的PLA 10，被定义为一矩阵，其包含反相器(INV)阵列12、与(AND)门阵列14、或(OR)门阵列16及类似矩阵。在此类范例中，其逻辑门被电连接到其他的逻辑门。
程序化规则是通过断开(例如，烧断)实体连线的熔丝18，可程序化逻辑阵列的概念与实现因此是十分直接的。然而，一旦执行程序化，PLA无法再修改，换言之，其缺乏再程序化的能力。此缺点因而带来终端使用者与系统设计者的高成本与不便，设计者将因此被迫购买新的硬件以完成一新的设计改变或配合使用者的某些预定用途。
发明内容
为克服前述技术的缺陷，特提出本发明的一种逻辑阵列电路，可轻易地被再程序化以因应设计上的改变或终端使用者的目的。
因此，本发明的目的是提供可轻易地被再程序化的逻辑阵列电路，此逻辑阵列电路的可再程序化能力提供更弹性的设计选择，并降低硬件及重复工程的成本。
为达成上述目的，本发明首先提出一种逻辑阵列，包括：至少一输入；至少一输出；一输入电容元件，被耦接到该至少一输入；内部逻辑门控元件，被耦接到该输入电容元件；一输出电容元件，被耦接到该内部逻辑门控元件及该至少一输出；以及控制该内部逻辑门控元件的信号产生电路，该内部逻辑门控元件受控以建立一连接在该至少一输入其中之一与该至少一输出其中之一之间。
本发明还有另一种技术方案：一种可再程序化逻辑阵列，包括：至少一输入；复数个输出；一输入电容元件，被耦接到该至少一输入；内部逻辑门控元件，被耦接到该输入电容元件；复数个输出电容元件，每一该输出电容元件被耦接到该内部逻辑门控元件其中之一及该复数个输出其中之一；以及控制该内部逻辑门控元件的信号产生电路，该内部逻辑门控元件受控以建立一连接在该至少一输入其中之一与该复数个输出其中之一之间。
本发明的又一技术方案为：一种可再程序化逻辑阵列，包括：一输入；一输出；一输入电容元件，被耦接到该输入；复数个可选择的逻辑方块，每一该可选择的逻辑方块被耦接到该输入电容元件；复数个内部逻辑门控元件，每一该内部逻辑门控元件被耦接到该复数个可选择的逻辑方块的个别的逻辑方块；一输出电容元件，被耦接到每一该内部逻辑门控元件及该输出；以及控制该内部逻辑门控元件的信号产生电路，该内部逻辑门控元件受控以建立一连接在该输入、该可选择的逻辑方块其中之一与该输出之间。
本发明有很多优点，最突出的是本发明的RPLA比必须烧断溶丝以完成程序化设计的现有技术的PLA更具有弹性。通过本发明的取样及保持(S/H)电路，所产生的控制信号能使RPLA快速且有效地程序化，此S/H电路能够与系统时脉(CK)同步及应用于管线式(pipeline)系统中。还有，该RPLA可再利用，这就使得硬件电路也可再利用，并有助于使系统成本降低。
附图说明
图1为一传统的PLA，其为实体连线且不可再程序化；
图2为一高阶的图解一范例互连在一起存储元件与多个处理器之间；
图3为更详细的解说该可再程序化逻辑阵列的示范电路；
图4为根据本发明的一实施例的信号发生器的电路图；
图5显示该RPLA的另一实现方式以互连一可选择的逻辑方块在一输入与一输出之间；
图6显示该RPLA的又一实现方式以互连多输入其中之一到多输出其中之一。
具体实施方式
本发明描述可程序化逻辑阵列电路，其可轻易被再程序化。本发明的数个实施例的特定细节将描述如下，然而，对于熟习此项技艺的人士则可显然易知地，没有这些细节的部份或全部，本发明也可被实施。在其他情况下，已知的程序操作没有被详细地描述，以避免非必要地模糊本发明。
图2说明一快闪(flash)存储器22被耦接到可再程序化逻辑阵列(RPLA)24，此RPLA 24被配置为接收一时脉CK、信号A、B及C，RPLA 24更被耦接至数个中央处理单元(CPU)，例如，CPU1、CPU2及CPU3，RPLA 24被显示提供一个以上的CPU存取单一存储器(例如快闪存储器22)。因此，RPLA 24被要求控制那一个CPU执行存取操作该存储器，此控制根据时间产生不同的结果。在一实施例中，RPLA  24能够因应不同的程序化控制信号被再程序化，这是在适当的时间实施的。相反的，图1的习知技术PLA 10不能被再程序化，而且因此不能提供RPLA 24所提供的功能。
根据本发明的一特点，RPLA 24被设计成具有特别的取样与保持(S/H)电路，此S/H电路被配置为一特殊设计的系统时脉(CK)同步，此电路也极适合应用于管线式系统。
图3解说根据本发明的一实施例的可再程序化逻辑阵列(RPLA)的电路图。该RPLA 24被经由一汇流排(bus)31耦接到该快闪存储器22，汇流排31被耦接到与门32，与门32连接到晶体管34的一端，晶体管34作为致能晶体管，晶体管34的栅极连接到Φ1，晶体管34的另一端连接到节点36，节点36连接到电容C1，电容C1被接地，电容C1将因此作为暂时存储器。节点36也耦接到晶体管38、39、及40的每一个的一端，晶体管38的栅极耦接到Φ2，晶体管40的栅极耦接到Φ3，晶体管39的栅极耦接到Φ4。
Φ1、Φ2、Φ3及Φ4的每一个被定义为控制信号，而且是由信号产生器52提供，如图所示，信号产生器52被配置为接收信号Φ1、A、B、及C，晶体管38、晶体管39及晶体管40的另一端被分别耦接至节点42、44及46，节点42耦接至电容Ca，节点44耦接至电容Cb，节点46耦接至电容Ca，电容Ca、Cb、Cc每一个因此成为暂时存储用的电容器，节点42、节点44及节点46因此而提供分别作为或(OR)门48、49及50的输入，或门48、49及50的输出将因此耦接至某些其他元件，或在此实施例中，耦接至中央处理单元(CPU)1、2及3。
继续参照图3，RPLA 24的架构图被提供具有前述的S/H电路。在操作中，当资料要被快闪存储器22传送到一目的CPU(例如，CPU1、CPU、2及CPU3)时，Φ1是逻辑1。如同在此处所定义的，Φ1因此是一致能信号。在此状态中，当Φ2、Φ3及Φ4是逻辑0时，资料将被储存在C1。另一方面，当Φ1是逻辑0时，资料被传送至该等CPU其中之一，取决于Φ2、Φ3及Φ4哪一个为逻辑1。如此，资料的目的地址可以被弹性地决定。同样的，当资料要被该等CPU其中之一传送至快闪存储器22时，被允许传送此资料到快闪存储器的CPU是基于Φ2、Φ3及Φ4哪一个为逻辑1而决定的。
图4为解说图3的信号发生器52在本发明的一实施例中的较详细图示；如图所示，Φ1、A、B、及C被输入到信号产生器信号产生器52，信号输入A、B、及C分别通过反相器54、56及58，被反相的信号接着被输入到反或(NOR)门60、62及64，控制信号Φ1作为第二个输入被分别送至反或门60、62、及64；以此方式，反或门60将产生一输出Φ2，反或门62将产生一输出Φ3，反或门64将产生一输出Φ4。因此，该输出Φ2、Φ3及Φ4被提供至个别的晶体管，如同参照图3的说明及讨论。
仍然参照图4，信号产生器52能够有效的产生控制信号Φ2、Φ3及Φ4，结果，输入信号Φ1、A、B及C将决定控制信号Φ2、Φ3及Φ4中的哪一个被致动。如前所述，Φ2、Φ3及Φ4将轮流转移适当的程序化到逻辑阵列。此弹性的程序化能力将因此免去必须更换硬件逻辑阵列以达成新的操作架构或单纯地容许多输入、多输出或多输入及多输出的组合更弹性的介面，如同将参照图5及图6所讨论的。
图5说明另一实施例，其中逻辑方块(LB)1、2、或3其中的一个被连接在一输入(IN)与一输出(OUT)之间，如图所示，该输入被提供至与门66，与门66输出至晶体管68的一端，晶体管68的栅极被耦接至Φ1，晶体管68的另一端被耦接到节点70，一电容C1被耦接到节点70，节点70同样地被连接到逻辑方块LB1 72、LB2 74及LB3 76的每一个。
LB1 72输出到晶体管78的一端，  晶体管78的栅极被连接到Φ2，晶体管78的另一端连接到节点84。LB2 74的输出到晶体管80的一端，晶体管80的栅极连接到Φ3，晶体管80的另一端被连接到节点84。LB3 76输出到晶体管82的一端，晶体管82的栅极被连接到Φ4，晶体管8 2的另一端被连接到节点84。因此，晶体管78、晶体管80、及晶体管82每一个的一端均被连接到节点84，节点84也耦接至一电容C2，节点84更被定义为或门86的输入，然后或门86提供该输出(OUT)。因此，在此范例中，当程序化地连接多重逻辑方块(LB)中想要的一个时，连接一输入到一输出是可能的4。
图6说明根据本发明的又一实施例，在此实施例中，连接是被选择从该等输入(例如，IN1、IN2或IN3)其中之一到该等输出(例如，OUT1、OUT2或OUT3)其中之一，如图所示，输入IN1被连接到与门92，与门92的输出被耦接到晶体管晶体管98的一端，晶体管98的栅极被耦接到Φ1。输入IN2被连接到与门94，与门94的输出被耦接到晶体管100的一端，晶体管100的栅极被耦接到Φ2。输入IN3被连接到与门96，与门96的输出被耦接到晶体管102的一端，晶体管102的栅极被耦接到Φ3。一节点104因此被连接到晶体管98、100、102的另一端，节点104还被连接到逻辑方块108的输入端，而一电容C1亦被耦接至节点104。
一节点110被耦接到逻辑方块108的输出端，节点110因此被连接到晶体管112、114及116每一个的一端。晶体管112、114及116的栅极分别被耦接到Φ4、Φ5及Φ6，晶体管112、114及116的另一端分别被耦接至节点113、115及117。节点113被耦接到一电容Ca，节点113还被定义到或门118的输入，其输出(OUT1)。节点115被耦接到一电容Cb，节点115定义到或门120的输入，其输出(OUT2)。最后，节点117被耦接到一电容Cc，节点117更定义到或门122的输入，其输出(OUT3)。如此一来，通过控制提供给Φ1到Φ6的信号，可以定义一可程序化连接在输入IN1-IN3其中之一到输出OUT1-OUT3其中之一。
从以上叙述的实施例，证明本发明的RPLA在建立受控的再程序化状态上非常弹性。当S/H电路能够与系统时脉(CK)同步时，这些再程序化状态因此能够精确地互连选择的输入与选择的输出，而且可应用于管线系统。RPLA电路在不同用途的可再利用性因此有助于使系统硬件成本降低。
本发明可能使用各种电脑实现操作，涉及储存在电脑中资料，这些操作要求实体处置物理量的操作，尽管是不必要的，这些量以电或磁信号的形式通常能够被使用此处定义的RPLA电路储存、转移、结合、比较及其他在连接或介面中的处置。再者，该被执行的处置通常被以下术语指称：例如产生、辨识、决定或比较。
虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明，任何熟悉此项技艺者，在不脱离本发明之精神和范围内，当可做些许更动与润饰，因此本发明之保护范围当视权利要求书范围所界定者为准。

Claims (17)

1、一种逻辑阵列，其特征是：包括：
至少一输入；
至少一输出；
一输入电容元件，被耦接到该至少一输入；
内部逻辑门控元件，被耦接到该输入电容元件；
一输出电容元件，被耦接到该内部逻辑门控元件及该至少一输出；以及
控制该内部逻辑门控元件的信号产生电路，该内部逻辑门控元件受控以建立一连接在该至少一输入其中之一与该至少一输出其中之一之间。
2、如权利要求1所述的逻辑阵列，其特征是：该逻辑门控元件为晶体管，该晶体管栅极被耦接至该信号产生电路。
3、如权利要求1所述的逻辑阵列，其特征是：该至少一输入被耦接至一与门，该与门输出到一致能晶体管，该致能晶体管被耦接至该信号产生电路。
4、如权利要求1所述的逻辑阵列，其特征是：该信号产生电路接收一致能信号以及复数个信号输入，该复数个信号输入被耦接至复数个反相器，该复数个反相器输出至复数个反或门，且该反或门更被配置为接收输入该致能信号。
5、如权利要求4所述的逻辑阵列，其特征是：该反或门产生控制信号，被耦接至该内部逻辑门控元件。
6、一种可再程序化逻辑阵列，其特征是：包括：
至少一输入；
复数个输出；
一输入电容元件，被耦接到该至少一输入；
内部逻辑门控元件，被耦接到该输入电容元件；
复数个输出电容元件，每一该输出电容元件被耦接到该内部逻辑门控元件其中之一及该复数个输出其中之一；以及
控制该内部逻辑门控元件的信号产生电路，该内部逻辑门控元件受控以建立一连接在该至少一输入其中之一与该复数个输出其中之一之间。
7、如权利要求6所述的可再程序化逻辑阵列，其特征是：该逻辑门控元件为晶体管，该晶体管栅极被耦接至该信号产生电路。
8、如权利要求7所述的可再程序化逻辑阵列，其特征是：该内部逻辑门控元件的每一晶体管被耦接至该输入电容元件与该输出电容元件之间。
9、如权利要求6所述的可再程序化逻辑阵列，其特征是：该至少一输入被耦接至一与门，该与门输出到一致能晶体管，该致能晶体管被耦接至该信号产生电路提供的一致能信号。
10、如权利要求6所述的可再程序化逻辑阵列，其特征是：该信号产生电路接收一致能信号以及复数个信号输入，该复数个信号输入被耦接至复数个反相器，该复数个反相器输出至复数个反或门，且该反或门更被配置为接收输入该致能信号。
11、如权利要求6所述的可再程序化逻辑阵列，其特征是：每一该输出电容元件被耦接到复数个反或门其中之一，且每一该反或门的输出定义该可再程序化逻辑阵列的一输出。
12、如权利要求11所述的可再程序化逻辑阵列，其特征是：每一该反或门输出到一相对应的中央处理单元，且该至少一输入被连接到一快闪存储器。
13、一种可再程序化逻辑阵列，其特征是：包括：
一输入；
一输出；
一输入电容元件，被耦接到该输入；
复数个可选择的逻辑方块，每一该可选择的逻辑方块被耦接到该输入电容元件；
复数个内部逻辑门控元件，每一该内部逻辑门控元件被耦接到该复数个可选择的逻辑方块的个别的逻辑方块；
一输出电容元件，被耦接到每一该内部逻辑门控元件及该输出；以及
控制该内部逻辑门控元件的信号产生电路，该内部逻辑门控元件受控以建立一连接在该输入、该可选择的逻辑方块其中之一与该输出之间。
14、如权利要求13所述的可再程序化逻辑阵列，其特征是：该逻辑门控元件为晶体管，该晶体管栅极被耦接至该信号产生电路。
15、如权利要求13所述的可再程序化逻辑阵列，其特征是：该信号产生电路接收一致能信号以及复数个信号输入，该复数个信号输入被耦接至复数个反相器，该复数个反相器输出至复数个反或门，且该反或门更被配置为接收输入该致能信号。
16、如权利要求13所述的可再程序化逻辑阵列，其特征是：该输入经由一与门连接到该输入电容元件。
17、如权利要求13所述的可再程序化逻辑阵列，其特征是：该输出电容元件经由一反或门连接到该输出。
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