CN1390354A - 控制同步存储器内的脉冲串序列 - Google Patents

控制同步存储器内的脉冲串序列 Download PDF

Info

Publication number
CN1390354A
CN1390354A CN00815672A CN00815672A CN1390354A CN 1390354 A CN1390354 A CN 1390354A CN 00815672 A CN00815672 A CN 00815672A CN 00815672 A CN00815672 A CN 00815672A CN 1390354 A CN1390354 A CN 1390354A
Authority
CN
China
Prior art keywords
word
page
read
data
impulses
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN00815672A
Other languages
English (en)
Other versions
CN1227670C (zh
Inventor
T·L·肯达尔
K·G·麦基
K·劳
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Intel Corp
Original Assignee
Intel Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Intel Corp filed Critical Intel Corp
Publication of CN1390354A publication Critical patent/CN1390354A/zh
Application granted granted Critical
Publication of CN1227670C publication Critical patent/CN1227670C/zh
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1063—Control signal output circuits, e.g. status or busy flags, feedback command signals
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor
    • G11C7/1012—Data reordering during input/output, e.g. crossbars, layers of multiplexers, shifting or rotating
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
    • G11C7/1018—Serial bit line access mode, e.g. using bit line address shift registers, bit line address counters, bit line burst counters
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
    • G11C7/103—Read-write modes for single port memories, i.e. having either a random port or a serial port using serially addressed read-write data registers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
    • G11C7/1039—Read-write modes for single port memories, i.e. having either a random port or a serial port using pipelining techniques, i.e. using latches between functional memory parts, e.g. row/column decoders, I/O buffers, sense amplifiers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1072—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers for memories with random access ports synchronised on clock signal pulse trains, e.g. synchronous memories, self timed memories

Landscapes

  • Read Only Memory (AREA)
  • Dram (AREA)

Abstract

叙述了一个为在同步存储器内控制脉冲串序列的系统和装置。在一个实施方案中,系统包括一个同步存储器及一个与该同步存储器相连接的脉冲串读器件。在一个实施方案中,脉冲串读器件被配置成去从同步存储器中检测一个数据页作为当前页,其中当前页含有一固定数目的数据字,器件进一步被配置成去锁住当前数据页,及同步读当前数据页,一次一个字。在另一实施方案中,脉冲串读器件进一步包括一个打包位。如果打包位没有被置位,则脉冲串读器件被配置为锁住当前数据页,调整字指针以指示下一个数据字,及按一顺序脉冲串读次序重复锁和调整。如果打包位被置位,则脉冲串读器件被配置为锁住当前数据页,调整字指针以指示下一个数据字,及按一非顺序脉冲串读次序重复锁和调整。

Description

控制同步存储器内的脉冲串序列
                          发明领域
本发明从属于存储器器件领域，更具体而言，本发明涉及到非易失存储器内的顺序脉冲串读操作的技术。
                          发明背景
计算机技术的进展导致微处理器运算速度日益加快，这些较快的微处理器能够运行日益加大的软件应用，而应用这些软件又需要更快、更高容量的存储器器件。同时，计算机技术的趋势是向着较小、较轻和低造价的计算机发展。在选择存储器器件时，计算机设计者经常不得不以速度来换取尺寸、造价和存储密度。有各式各样存储器器件可以被采用，每种都具有某些长处和缺点。在这些存储器器件中，闪速存储器已被证明是格外有用的。
尽管闪速存储器的写和擦操作时间比较说来是长一些，但闪速存储器的非易失性及可重写性却对许多应用是期望的。例如，用闪速方式存储计算机系统的基本输入输出系统(BIOS)和引导码时，允许用户不必恢复存储介质就更新BIOS。由于闪速存储器读操作比写和擦操作快得多，闪速存储器也被用来存储“可读”(即只读)文件或者“常读”文件，例如，操作系统和应用文件可分为可读部分和读/写部分，可读部分能够直接从闪速存储器取出执行，不必等到文件从硬盘装到随机存储器(RAM)后再执行。
即使对可读或很少更新的应用，闪速也面对某些挑战。例如，闪速存储器的读操作是典型异步操作，即数据是在地址提供后一段时间内从闪速存储器读出的，换言之，数据不是在响应一个时钟信号被提供的。因此，如果连接到闪速存储器的高速总线的时钟速率比闪速存储器的存取时间快，则每一存储器存取可能在高速总线上产生等待态，这就是说，脉冲串读操作可能对每个地址读操作产生等待态。
解决这个问题的一个方法是在同步方式下实行页读操作，对每个地址不是一次读一个数据字节或一个数据字，而是一次读一个数据页。每个数据页包括一些数据字，这些数据字被缓存并一次一个字同步地提供到总线上。利用一次一页地读数据，等待态只在每个数据页发生一次，而不是在每个数据字或者每个数据字节发生一次。然而，当有一个大的连续的数据块在一个脉冲串内从闪速存储器中读出时，即使等待态只在每个数据页发生一次，积累的等待态也能有显著的性能效果。
现已开发出一些同步存储器，它们借助于使用预测读方式来消除打开新数据页这一步骤或者利用插入页读操作的方法，而显著地改善了性能。这些存储器能够通过使用一个控制器在响应数据请求时打开存储器一个数据页。然而，这些存储器是随一个无效地址从页里继续读数据，直到第二个读请求发生时为止。
                      发明概述
叙述了一个为在同步存储器内控制脉冲串序列的系统和装置。在一个实施方案中，系统包括一个同步存储器及一个与该同步存储器相连接的脉冲串读器件。在一个实施方案中，脉冲串读器件被配置成去从同步存储器中检测一个数据页作为当前页，其中当前页含有一固定数目的数据字。器件进一步被配置成去锁住当前数据页，及同步读当前数据页，一次一个字。
在另一实施方案中，脉冲串读器件进一步包括一打包位。如果打包位(wrap-bit)没有被置位，则脉冲串读器件被配置为锁住当前数据页，调整字指针以指示下一个数据字，及按一顺序脉冲串读序列重复锁和调整。如果打包位被置位，则脉冲串读器件被配置为锁住当前数据页，调整字指针以指示下一个数据字，及按一非顺序脉冲串读序列重复锁和调整。
                          附图简述
本发明利用举例来阐明，但它不局限于附图，在附图中涉及的相同部分用相似的参照号表明，其中：
图1是一个非易失存储器器件并带有一个有限长脉冲串读存储器接口的方框图。
图2是说明由图1的装置所实行的有限长脉冲串读操作的一个实施方案的流程图。
图3是图1的装置的一个实施方案的定时图。
图4是在其内部可使用图1的装置的一个示例计算机系统的方框图。
                        发明详述
叙述了一个控制同步存储器内脉冲串序列的系统和方法。本发明为估计消耗最小存储器功率的有限脉冲串长度存取提供了一个机制。在一个实施方案中，提供了一个固定长度脉冲串存取。此外，一个脉冲串打包配置位被加到一个非易失存储器阵列的配置寄存器上，该位来确定多字脉冲串存取是在脉冲串长度边界内打包，还是越过这些边界以实行线性存取。非打包方式控制存储器的等待信号，以通知系统处理器有效数据的可利用性，并阻止存储器获取数据。在非打包方式下，系统运行在固定长度线性脉冲串方式，比典型的线性脉冲串系统消耗较少的功率。
在对本发明下面的详细叙述中，用数字说明细目来进一步达到对本发明的透彻理解。然而，很显然，对于本领域的专业人员来说，不用这些说明细目本发明也可以被实现。在某些情况，众所周知的结构和器件以方框图的形式表明，而不用详细表示，是为了避免冲淡本发明。
图1是一个非易失存储器系统100实施方案的方框图，该系统带有一个有限长脉冲串读存储器接口的。系统100被配置成能在固定长度的脉冲串内从非易失存储器阵列105中提供一个逻辑连续的数据流。在一个实施方案中，系统100可以被配置成读4字固定长度页脉冲串。此外，系统100可以被配置成在脉冲串长度边界内打包或不打包，或者越过脉冲串边界以实行线性存取。数据字从非易失存储器阵列105中一次一页地读出，其中一个数据页包含一固定数目的数据字。在一些初始等待态之后，数据字同步地从非易失存储器阵列105中读出，而在数据字之间不再发生附加的等待态。
系统100包括非易失存储器阵列105，地址锁/计数器110，页检测器115，页锁120，字选择多路复用器(MUX)130，锁140，控制逻辑电路160，以及如图所示相连接的页/字计数器170。在一个实施方案中，非易失存储器阵列105包括闪速存储器。在另一实施方案中，非易失存储器可能是一个可擦除的编程只读存储器(EPROM)或者电擦除的编程只读存储器(EEPROM)。
系统100通过地址线A(0～X)102从主机系统(未画出)接受一个初始地址，初始地址识别存在非易失存储器阵列105中某一数据页内的一个数据字，当地址选通脉冲(AS)变低，一个新地址提送到系统100，当AS变高，系统100锁住来自地址线A(0～X)102的初始地址。每个地址识别存在非易失存储器105中的一个16位字。初始地址的低位，A(0-1)106，被提供到页/字计数器170，并被字指针175锁住。脉冲串打包配置位176被提供到MUX130以指示多字脉冲串存取打包是被用在脉冲串长度边界内还是越过边界以实行线性存取。初始地址的高位，A(2-X)104，被提供到地址锁/计数器110，并被页指针180锁住。存储在页指针180中的高阶位通过线PP(2-X)112提加到非易失存储器阵列105上，页指针180指示非易失存储器阵列105中一个含4个16位数据字的64位页，数据页包括被初始地址指示的数据字。
在页指针180被提供给非易失存储器阵列105一段时间后，页检测器115提供数据页给页锁120，其时间量取决于非易失存储器阵列105的存取等待时间。字指针175通过线WP(0-1)114与字选择MUX130的选择线相连接。由于字指针175初始装的是被主机系统提供的低阶地址位，字指针175指示的是初始地址所指示的数据页里的数据字。
脉冲串打包配置位176控制等待信号116，等待信号116通知系统处理器有效数据的可利用性及可以阻止存储器获取。如果脉冲串配置位176被置位或按4字脉冲串长度打包，则可能的线性脉冲串序列是0-1-2-3，1-2-3-0，2-3-0-1，3-0-2-1。于是，依照系统的配置，MUX130按那些特殊的次序向锁140提供字。如果脉冲串打包配置位176被置位成对4字脉冲串长度不打包，则可能的线性脉冲串序列是0-1-2-3，1-2-3-4，2-3-4-5，3-4-5-6，等等。在脉冲串打包配置位176被置位成不打包时，MUX130可能提供一个有限的非对准顺序脉冲串给锁140，这减少了内部器件存储器查寻数。序列只需对非易失存储器阵列105进行一次内部4字查寻，仅当在检测这些所需要的字时消耗功率。因此，在脉冲串打包配置位被置位成不打包时，数据字被提供到相应于字的数据线上，并送到锁140。
时钟信号(CLK)被主机系统提供给页/字计数器170和锁140。从初始地址被选通到系统100时起，到初始数据字到达锁140时止，页/字计数器170可能断言一些等待态116以迫使主机系统等待到有效数据可以利用。然而，在数据字已被提供到锁140后的下一个时钟循环，数据字从锁140读到输出引线Q(0-15)。如果在页锁120内的初始数据页不包含连续的线性脉冲串时，一个新数据页将从非易失存储器阵列105中取出。在非打包连续脉冲串读期间，页锁对准在开始读低阶地址处的字处。然而，如果4字脉冲串的字刚好是在一个16字边界终结，则一个新的存储页将从非易失存储器阵列105中检索，即，当正锁住字0、1、2、和3时，如果字2是16字边界的最后一字，系统将使用下一个缓存行锁住第4个字。控制逻辑电路160使系统100配置成能鉴别在脉冲串读操作中的最后一个数据字。控制逻辑电路160检测页边界的终结并实施后续的从非易失存储器阵列105中提取后续数据。系统100可以被配置成在每一脉冲串读中读一固定数目的字，其中控制逻辑电路160通知系统100什么时候实施脉冲串读。
在另一些实施方案中，页尺寸、字尺寸、页指针尺寸、字指针尺寸可以进行不同的配置。例如，在一实施方案中，一个页相应于非易失存储器一个单独可擦块，其中块是包含4个16位数据字的64位的块。块尺寸在另一些实施方案中可大些，也可小些。
图2是说明系统100脉冲串读操作的一个实施方案的流程图。初始，在处理方框205，主机系统提供的初始地址用来置位页指针180和字指针175。在处理方框210中，页指针180用来从非易失存储器阵列105中检测数据页。在处理方框215，数据页被页锁120锁住一段时间，时间长短取决于非易失存储器阵列105的存取等待时间。选出由字指针175鉴别的字。
在一实施方案中，系统配置被设置成抓住4字脉冲串页。在另一些实施方案中，任意字长页都可以被锁住，例如，2、6或8字页长。用4字脉冲串长度时，可能的线性脉冲串序列是0-1-2-3，1-2-3-4，2-3-4-5，3-4-5-6，等等，这允许有限的非对准的顺序脉冲串，并减少外部器件存储器查寻数。4字脉冲串长度仅需一次内部向前查寻，而在标准连续脉冲串方式下可能要进行三次查寻。功率消耗只在检测所需的字时发生。在4字页中，这4个字可能在一个特殊字的开始被锁出。此外，这些字可以按任意给定的次序读出。在一个实施方案中，实施连续脉冲串而字不打包。在一个实施方案中，一个新的4字页只有在当前页的所有字被锁出到锁140中后，才从存储器105中锁出。因此，该系统在装载4字页和锁出页时不必预取和装入下一个存储页。
其次，在处理方框120中，确定脉冲串打包配置位176是否被置位。如果打包位176被置位，则初始字被锁进锁140，这些字是按系统配置以特殊序列的线性脉冲串。于是，MUX130是以一特殊的次序给锁140提供字。例如，MUX可能以2-3-4-5的脉冲串次序给锁140供字，或者用其它次序供字。
如果在处理方框220中，脉冲串打包配置位176没有置位，则初始字是以相继的线性次序被锁进锁140。于是，MUX130是在由字指针175所指示的字开始向锁140提供字。如果字指针指到字2，MUX130将字2、3、4和5锁进锁140中。
往下在处理框235，确定4字脉冲串是否越过一缓存行边界。如果4字脉冲串越过边界，则在处理框240处存储器将检索一新的数据行，一旦一个新数据行被检索，在处理框230有顺序的数据字被锁进锁140中。例如，当锁住字2-3-4-5时，如果字2和3是在16字边界的终结处，则为了读字4和5，则需检索下一缓存行。在一实施方案中，如果一个新数据行被取出，等待信号被送到处理器，并且存储器105将下一页锁到页锁120中。
图3是关于图1所示的闪速存储器所实施的读操作序列的定时图。所画的信号包括主时钟信号CLK、页地址A2-X、字选择地址A0-1、芯片使能CE#(chip enable)、输出使能OE#(output enable)、及数据输出DO0-15。页地址A2-X和字选择地址A0-1分别是由处理器断言的单一地址的组成部分。应该理解，包含在页地址A2-X或者字选择地址A0-1中的严格位数在不同的实施方案中是可变的。所画出的与主时钟信号的每个上升沿对齐的格线是用以描绘主时钟脉冲信号CLK的各循环周期。
在主时钟信号CLK的第一循环Ta期间，由地址0和包含位A0-X所指示的一个新地址被输入到页方式的闪速存储器器件上。由于总线容量，在页地址A2-X和字选择地址A0-1变成有效之前，需有一调整时间，如箭头322所示。一旦页地址A2-X有效，闪速存储器器件外部的地址译码逻辑启动芯片使能CE#以使得页地址A2-X进入闪速存储器器件。如箭头324所示，在芯片使能CE#转转变到激活的低电位之前，发生了一个传播延迟。只要页地址A2-X保持不变，芯片使能CE#一直继续被断言为激活的低电位。
如箭头326所示，在被寻址字，数据0，变成有效之前，主时钟信号CLK完成了循环TW1、TW2、TW3、和TW4。主时钟循环TW1、TW2、TW3、和TW4描述了允许闪速存储器被存取所需的等待态。在这些等待态期间，处理器基本上在空转。输出使能信号OE#转变到激活的低电位是在数据0变成有效以允许数据0被输出到总线上之前的某些时间，在主时钟信号CLK的循环Tdo期间，处理器读数据0，然后，在相继的时钟循环TW的上升沿，宣布一新地址，地址1。
假定地址1包含与地址0相同的页地址，则在时钟循环TW期间被断言给闪速存储器器件的页地址仍旧有效，以致于芯片使能信号CE#和输出使能信号OE#仍旧激活。此外，未决的存储页包含数据值，数据1、数据2和数据3，分别由地址1、地址2、和地址3所指示。因此，数据1变成有效所需的时间比数据0变成有效所需时间显著的少。更具体而言，如箭头328所示，在主时钟信号的循环Td1期间，数据1变成有效，周期Td1立即紧跟地址1被断言的时钟循环TW。数据1变成有效减少时间的结果使数据1减少了读循环时间(2个主时钟循环)，相比之下，数据0的读循环时间是6个主时钟循环。如箭头330和332所示，未决的存储页中另外的数据值，数据2和数据3，也分别是在各自2个主时钟循环期间被选址和输出。因此，存储器从闪速存储器器件读出4个数据值从可能的24个时钟循环(4字×6时钟循环/字)减少到12个时钟循环。
图3也包含对图1系统的存储器105功率消耗指示，PU1。在循环Ta(箭头334所示)断言地址0时，功率变成激活的，功率激活到数据0可被MUX130利用时为止。一旦数据可以利用，存储器105不需功率，并且PU1下降，如箭头336所示。然而，在连续的线性方式下，功率不在336处下降，因为存储器105将被查寻要下载的一个新数据页。在一实施方案中，一旦存储器105将4字脉冲数据取到锁120中，PU1将下降并保持低电位，直到需要下一个获取操作。
图4企图描述一个广阔范畴的计算机系统，这些计算机系统包括，但不局限于，那些基于由Inter Corporation of Santa Clara，California，公司制造及可公用的Pentium处理器，PentiumPro处理器，或者PentiumII处理器的计算机系统，或者基于由DigitalEquipment Corporation of Maynard，Massachusetts公司制造的Alpha处理器的计算机系统。在图4中，处理器410包括一个或更多微处理器。处理器410通过总线450与非易失存储器440和随机存储器460相连接。输入/输出设备，包括显示设备430，键盘420，及鼠标器480也与总线450相连接。一些附加部件可以直接或间接与总线450相连接，这包括，但不局限于：一个与其它总线相连接的总线桥，一个内部接口，附加的音频/视频接口，附加的存储单元，及附加的处理器单元。所有这些部件，或者其中的一部分，可以被省略去、重新布置、或者合并组合。
在一个实例中，非易失存储器440与图1所描绘的系统100的想法相结合。脉冲串读命令、初始地址、地址选通信号、及时钟信号都由处理器410提供。在此方式下，处理器410从非易失存储器440引发一个脉冲串读操作，而经初期一些等待态后不再发生等待态。
在另一个实例，非易失存储器440与非易失存储器阵列105、页检测器115、页锁120、字选择MUX130、及锁140的功能相结合。地址锁/计数器110、控制逻辑电路160、控制125、页/字计数器170、及字指针175等被处理器410作为一系列指令或功能调用序列所执行。另外，一个或更多赋于这些功能的ASICs(专门应用集成电路)，作为一个分离部件或与其它部件相结合，而插入系统400中。
系统100可以被用在广泛的脉冲串读应用中，包括，但不限于，从数字照相机上下载图象，下载BIOS(基本输入/输出系统)、下载声音/音乐音频数据，及下载网络文件。本发明还可用于改进闪速存储器的脉冲串码的执行也是有益的。本发明的思想不限于闪速存储器，也可使用在各种非易失及易失的存储器器件上。
在上面详细叙述中，发明是以其专门示例性的实施方案来说明的。此外，还可以做各种修改和变化，并不偏离本发明的权利要求的广泛构思和范围。相应地，说明和附图也应被视为是一个示例说明的，而不是约束性的考虑。

Claims (20)

1.控制同步存储器内的脉冲串序列的方法，该方法包括：
从同步存储器中检测一个数据页作为当前页，其中当前页含有一固定数目的数据字；
锁住当前数据页；及
同步读当前数据页，一次一个字。
2.权利要求1的方法，其中检测第一页进一步包括：
用页指针指示当前数据页；及
用字指针指示当前页中的第一个数据字。
3.权利要求2的方法，其中读当前页进一步包括：
锁住由字指针指示的第一个数据字；
调整字指针以指示下一个数据字；及
重复锁和调整直到当前页中最后一个字被锁住。
4.权利要求3的方法，进一步包括：
检测打包位；
如果打包位设有被置位，则按一顺序的脉冲串读次序实施锁、调整和重复；及
如果打包位被置位，则按一非顺序的脉冲串读次序实施锁、调整和重复。
5.权利要求2的方法，其中读当前页进一步包括：
检测打包位；
如果打包位没有被置位，则按一顺序的脉冲串读次序从第一字开始读数据字；及
如果打包位被置位，则按一非顺序的脉冲串读次序从第一字开始读数据字。
6.权利要求1的方法，该方法进一步包括重复检测、锁、和读的步骤，直到当前数据页的最后一个数据字被读。
7.权利要求1的方法，其中同步存储器是在一闪速存储器阵列中实现的，闪速存储器阵列包含多个存储单元。
8.一个为在同步存储器内控制脉冲串序列的设备，该设备包括：
一个同步存储器；及
一个与同步存储器相连接的脉冲串读器件，该器件被配置成从同步存储器中检测一个数据页作为当前页，其中当前页含有一固定数目的数据字，锁住当前数据页，及同步读当前数据页，一次一个字。
9.权利要求8的设备，其中脉冲串读器件进一步包括：
一个页指针，与存储器相连接，被配置成去指示当前数据页；
多个检测放大器，与存储器相连接，被配置成去检测当前数据页；
一个页锁，与多个检测放大器相连接，锁住当前数据页；
一个多路复用器，与数据锁相连接，被配置成从当前数据页中选择一个数据字进行输出；
一个页/字计数器，与地址/锁计数器、数据锁、及多路复用器相连接，以调整页指针，指示什么时候锁住当前数据页，指示一个页字长度，及锁住并调整字指针，其中字指针指示大量要读的字中的一个；及
一个控制逻辑电路，与页/字计数器相连接，以控制页/字计数器的操作。
10.权利要求9的设备，其中页指针初始对应第一个数据字地址的高位N，及字指针初始对应第一个数据字地址的低位M。
11.权利要求9的设备，其中脉冲串读器件进一步被配置为：
锁住由字指针指示的第一个数据字；
调整字指针以指示下一个数据字；及
重复锁和调整直到当前页中最后一个字被锁住。
12.权利要求11的设备，其中脉冲串读器件进一步包括：
一个打包位，与多路复用器相连接，其中
如果打包位没有置位，则脉冲串读器件被配置为按一顺序的脉冲串读序列实行锁、调整和重复；及
如果打包位置位，则脉冲串读器件被配置为按一非顺序的脉冲串读序列实行锁、调整和重复。
13.权利要求9的设备，其中脉冲串读器件进一步包括：
一个打包位，与多路复用器相连接，其中
如果打包位没有被置位，则脉冲串读器件被配置为按一顺序的脉冲串读序列从第一字开始读数据字，及
如果打包位被置位，则脉冲串读器件被配置为按一非顺序的脉冲串读次序从第一字开始读数据字。
14.权利要求8的设备，其中脉冲串读器件被配置为从各页中读数据直到最后一个数据字被读。
15.权利要求8的设备，其中同步存储器是在一闪速存储器阵列中实现的，闪速存储器阵列包含多个存储单元。
16.一个控制同步存储器内的脉冲串序列的系统，系统包括：
装置，用以从同步存储器中检测一个数据页作为当前页，其中当前页含有一固定数目的数据字；
装置，用以锁住当前数据页；及
装置，用以同步读当前数据页，一次一个字。
17.一个具有一个或更多计算机可读介质的产品，该计算机可读介质含有可执行的指令，当这些指令被一个处理器件执行时，可引起处理器件去：
从同步存储器中检测一个数据页作为当前页，其中
当前页含有一固定数目的数据字；
锁住当前数据页；及
同步读当前数据页，一次一个字。
18.一个计算机系统，该系统包括：
一个总线；
一个处理器，与总线相连接；及
一个存储器器件，与总线相连接，包括
一个同步存储器，及
一个脉冲串读器件，与存储器相连接，配置为从同步存储器中检测一个数据页作为当前页，其中当前页含有一固定数目的数据字；
锁住当前数据页；及
同步读当前数据页，一次一个字。
19.权利要求18的系统，其中脉冲串读器件进一步被配置为：
锁住由字指针指示的第一个数据字；
调整字指针以指示下一个数据字；及
重复锁和调整直到当前页中最后一个字被锁住。
20.权利要求19的系统，该系统进一步包括：
一个打包位，与多路复用器相耦合，其中
如果打包位没有被置位，则脉冲串读器件被配置为按一顺序的脉冲串读序列实行锁、调整、和重复，及
如果打包位被置位，则脉冲串读器件被配置为按一非顺序的脉冲串读次序实施锁、调整和重复。
CNB008156727A 1999-09-14 2000-08-30 控制同步存储器内的脉冲串序列 Expired - Fee Related CN1227670C (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US09/395,870 US6425062B1 (en) 1999-09-14 1999-09-14 Controlling burst sequence in synchronous memories
US09/395,870 1999-09-14

Publications (2)

Publication Number Publication Date
CN1390354A true CN1390354A (zh) 2003-01-08
CN1227670C CN1227670C (zh) 2005-11-16

Family

ID=23564893

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB008156727A Expired - Fee Related CN1227670C (zh) 1999-09-14 2000-08-30 控制同步存储器内的脉冲串序列

Country Status (9)

Country Link
US (1) US6425062B1 (zh)
JP (1) JP2003509803A (zh)
KR (1) KR20030009298A (zh)
CN (1) CN1227670C (zh)
AU (1) AU1960501A (zh)
DE (1) DE10084982B4 (zh)
GB (1) GB2370898B (zh)
TW (1) TW487924B (zh)
WO (1) WO2001020611A2 (zh)

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6741497B2 (en) * 2001-08-30 2004-05-25 Micron Technology, Inc. Flash memory with RDRAM interface
KR100543448B1 (ko) * 2003-04-03 2006-01-23 삼성전자주식회사 버스트 읽기 동작 모드를 갖는 플래시 메모리 장치
US7191295B2 (en) * 2003-06-30 2007-03-13 Intel Corporation Sensing word groups in a memory
US7225318B2 (en) * 2003-10-08 2007-05-29 Intel Corporation Dynamic prefetch in continuous burst read operation
WO2006003693A1 (ja) * 2004-06-30 2006-01-12 Renesas Technology Corp. データプロセッサ
ITMI20041910A1 (it) * 2004-10-08 2005-01-08 Atmel Corp Architettura di decodifica a colonne migliorata per memorie flash
WO2006041790A2 (en) * 2004-10-08 2006-04-20 Atmel Corporation Column decoding architecture for flash memories
JPWO2007023544A1 (ja) * 2005-08-25 2009-03-26 スパンション エルエルシー 記憶装置、記憶装置の制御方法、および記憶制御装置の制御方法
US7400527B2 (en) * 2006-03-16 2008-07-15 Flashsilicon, Inc. Bit symbol recognition method and structure for multiple bit storage in non-volatile memories
KR100787094B1 (ko) * 2006-10-31 2007-12-21 강원대학교산학협력단 해양심층수를 이용한 기능성 성분이 증진된 인삼의제조방법 및 그에 의해 제조된 인삼
KR100902123B1 (ko) * 2007-09-27 2009-06-09 주식회사 하이닉스반도체 어드레스 트레이닝 모드 동작을 하는 반도체 메모리장치.
JP2009217714A (ja) * 2008-03-12 2009-09-24 Toshiba Corp データ処理回路、キャッシュシステムおよびデータ転送装置
KR20100100437A (ko) 2009-03-06 2010-09-15 삼성전자주식회사 비휘발성 메모리 장치의 데이터 독출 방법 및 이를 포함하는 데이터 입출력 방법
US9792049B2 (en) * 2014-02-24 2017-10-17 Cypress Semiconductor Corporation Memory subsystem with wrapped-to-continuous read

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3992757B2 (ja) * 1991-04-23 2007-10-17 テキサス インスツルメンツ インコーポレイテツド マイクロプロセッサと同期するメモリ、及びデータプロセッサ、同期メモリ、周辺装置とシステムクロックを含むシステム
US5608896A (en) 1992-05-28 1997-03-04 Texas Instruments Incorporated Time skewing arrangement for operating memory devices in synchronism with a data processor
US5715421A (en) * 1992-10-16 1998-02-03 Seiko Epson Corporation Apparatus and method of addressing paged mode memory including adjacent page precharging
US5627985A (en) 1994-01-04 1997-05-06 Intel Corporation Speculative and committed resource files in an out-of-order processor
US5696917A (en) * 1994-06-03 1997-12-09 Intel Corporation Method and apparatus for performing burst read operations in an asynchronous nonvolatile memory
JPH08129882A (ja) 1994-10-31 1996-05-21 Mitsubishi Electric Corp 半導体記憶装置
US5513135A (en) 1994-12-02 1996-04-30 International Business Machines Corporation Synchronous memory packaged in single/dual in-line memory module and method of fabrication
US5490114A (en) 1994-12-22 1996-02-06 International Business Machines Corporation High performance extended data out
US5526320A (en) * 1994-12-23 1996-06-11 Micron Technology Inc. Burst EDO memory device
US5630096A (en) 1995-05-10 1997-05-13 Microunity Systems Engineering, Inc. Controller for a synchronous DRAM that maximizes throughput by allowing memory requests and commands to be issued out of order
US5655105A (en) 1995-06-30 1997-08-05 Micron Technology, Inc. Method and apparatus for multiple latency synchronous pipelined dynamic random access memory
US5587961A (en) 1996-02-16 1996-12-24 Micron Technology, Inc. Synchronous memory allowing early read command in write to read transitions
US5784705A (en) 1996-07-15 1998-07-21 Mosys, Incorporated Method and structure for performing pipeline burst accesses in a semiconductor memory
US5903496A (en) 1997-06-25 1999-05-11 Intel Corporation Synchronous page-mode non-volatile memory with burst order circuitry
JP3565474B2 (ja) * 1997-11-14 2004-09-15 シャープ株式会社 半導体記憶装置
US6075740A (en) * 1998-10-27 2000-06-13 Monolithic System Technology, Inc. Method and apparatus for increasing the time available for refresh for 1-t SRAM compatible devices
US6147910A (en) * 1999-08-31 2000-11-14 Macronix International Co., Ltd. Parallel read and verify for floating gate memory device

Also Published As

Publication number Publication date
US6425062B1 (en) 2002-07-23
AU1960501A (en) 2001-04-17
KR20030009298A (ko) 2003-01-29
WO2001020611A2 (en) 2001-03-22
DE10084982T1 (de) 2002-11-21
WO2001020611A3 (en) 2001-08-02
GB2370898B (en) 2004-03-24
CN1227670C (zh) 2005-11-16
DE10084982B4 (de) 2010-05-12
GB0208372D0 (en) 2002-05-22
JP2003509803A (ja) 2003-03-11
TW487924B (en) 2002-05-21
GB2370898A (en) 2002-07-10

Similar Documents

Publication Publication Date Title
US7657696B2 (en) Method to detect NAND-flash parameters by hardware automatically
US6222767B1 (en) Synchronous page-mode non-volatile memory with burst order circuitry and method thereof
CN1149489C (zh) 提供流水线存储器控制器的设备
CN1227670C (zh) 控制同步存储器内的脉冲串序列
US6874044B1 (en) Flash drive/reader with serial-port controller and flash-memory controller mastering a second RAM-buffer bus parallel to a CPU bus
US5289584A (en) Memory system with FIFO data input
US5592435A (en) Pipelined read architecture for memory
US6356987B1 (en) Microprocessing device having programmable wait states
EP0375121B1 (en) Method and apparatus for efficient DRAM control
CN106776355B (zh) 对存储器的连续页面读取
US10613763B2 (en) Memory device having multiple read buffers for read latency reduction
US8046505B2 (en) Systems for implementing SDRAM controllers, and buses adapted to include advanced high performance bus features
US6760835B1 (en) Instruction branch mispredict streaming
US5588128A (en) Dynamic direction look ahead read buffer
US6061510A (en) Local bus interface
US6216180B1 (en) Method and apparatus for a nonvolatile memory interface for burst read operations
CN108538332B (zh) 与非门闪存的读取方法
US7228393B2 (en) Memory interleaving
US20040268075A1 (en) Sensing word groups in a memory
US9063840B1 (en) Multiple match detection for multiple flows in a content addressable memory
US7369070B1 (en) Control of analog to digital conversion for analog I/O boards
US4620277A (en) Multimaster CPU system with early memory addressing
JPH0540698A (ja) 主記憶ページ管理方式
JPS61237145A (ja) ストアバツフアの制御方式
JPH07111683B2 (ja) タスク切換機能付プロセッサ

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20051116

Termination date: 20150830

EXPY Termination of patent right or utility model