CN1378280A

CN1378280A - 静电放电保护半导体装置

Info

Publication number: CN1378280A
Application number: CN 01110190
Authority: CN
Inventors: 缪俊伟
Original assignee: Winbond Electronics Corp
Current assignee: Winbond Electronics Corp
Priority date: 2001-03-29
Filing date: 2001-03-29
Publication date: 2002-11-06
Anticipated expiration: 2021-03-29
Also published as: CN1169219C

Abstract

一种静电放电保护半导体装置,设置于一接合垫及一既定电位端之间,包括一第一型基底,并于第一型基底形成一第一第二型阱区以及第一第一型掺杂区及第一第二型掺杂区,而第一第一型掺杂区及第一第二型掺杂区分别耦接于既定电位端。在第一第二型阱区中,形成第二第一型掺杂区及第二第二型掺杂区,并分别耦接于接合垫。另外,于第一型基底形成第三第二型掺杂区及第四第二型掺杂区,其中第三第二型掺杂区耦接于接合垫,并在上述第三第二型掺杂区及第四第二型掺杂区之间形成第二第二型阱区。

Description

静电放电保护半导体装置

本发明涉及一种半导体装置，特别是涉及一种能够防止具有场氧化组件与硅控整流器的装置损坏的静电放电保护半导体装置。

静电放电(Electrostatic Discharge，以下以ESD简称)普遍存在于集成电路的量测、组装、安装及使用过程中。其造成集成电路损坏的可能，并间接影响电子系统的功能。形成ESD应力的原因，最常见的是以三种模型来解释：(1)人体模型(human body model)：这是以美军军事标准883号方法3015.6(MIL-STD-883，Method 3015.6)所界定的模型，是指人体所带静电碰触集成电路的接脚时造成的ESD应力；(2)机器模型(machine model)：是指机器所带静电碰触集成电路接脚时所造成的ESD应力，现有工业标准EIAJ-IC-121 method 20界定的量测方法；(3)电荷组件模型(charge device model)：是指一原已带有电荷的集成电路在随后的过程中，接触导电物质接地，因此对集成电路形成一ESD脉冲路径。

在目前一般的技术中，提供了许多解决静电放电问题的方法。参阅图1，图1是显示于公知抗静电的半导体装置的布局俯视图。以下是描述其布局结构。

如图1所示，公知抗静电的半导体装置包括P型基底11，其中上述P型基底11具有N型阱区12。另外，上述P型基底11更具有P型掺杂区13及N型掺杂区14，且P型掺杂区13及N型掺杂区14分别耦接于一既定电位端18，其中上述既定电位端18可用以提供一接地电位或一Vss电位。在上述N型阱区12中，具有P型掺杂区15及N型掺杂区16，其中上述P型掺杂区15及N型掺杂区16分别耦接于一接合垫19。另外，在P型基底11中，更包括一N型掺杂区17，且上述N型掺杂区17并耦接于上述接合垫19。

参阅图2，图2是显示图1中，沿着A-A’线的剖面图。P型掺杂区15、N型阱区12和P型基底11等，分别构成一PNP双载子晶体管的发发射极、基极和集电极。N型阱区12、P型基底11及N型掺杂区14等，分别构成一NPN双载子晶体管的集电极、基极和发射极。而N型掺杂区16及P型掺杂区15是电性耦接至接合垫19。另外，N型掺杂区14则与P型掺杂区13电性耦接至Vss电位18。上述的PNP双载子晶体管及NPN双载子晶体管组成一硅控整流器。

参阅图3，图3是显示图1中，沿着B-B’线的剖面图。图3中，N型掺杂区17、P型基底11及N型掺杂区14构成一场氧化组件，其中，N型掺杂区17(集电极)耦接至接合垫19，而N型掺杂区(发射极)14系耦接至Vss，另外，场氧化组件的场氧化层在此公知技术中是以区域场氧化法(LOCOS)制成。

图4是显示图1的半导体装置的等效电路图。当接合垫19及Vss之间因为电荷累积而产生一定程度的电位差时，由于场氧化组件42在导通时所需的电位差较小，因此会比硅控整流器41先导通，并且在导通的时提供硅控整流器41足够的电流使硅控整流器随后导通，藉此可降低硅控整流器41在导通时所需的电压。因此，结合硅控整流器41及场氧化组件42，可以使硅控整流器41导通时所需的电压低于其单独使用时所需的电压，而硅控整流器41导通后，将累积于半导体装置的电荷导至接地点，藉此得以保护半导体装置其内部的组件不受静电应力的损坏。

上述场氧化组件42的场氧化层31的外观可参阅图3。由于其以区域场氧化法制成，具有平滑的”鸟嘴结构”，因此累积于N型掺杂区17的电荷得以轻易的通过场氧化层31。然而，上述的”鸟嘴结构”虽然有助于电荷的移动，但是在现今半导体设计的集积度日益提高的情况下，此”鸟嘴结构”显然浪费了许多无谓的空间。

因此，为了解决上述”鸟嘴结构”浪费空间的问题，发展出一种浅沟槽绝缘法(Shallow Trench Isolation)以形成场氧化层31。其方法是在欲形成该场氧化层31的既定位置先行蚀刻一沟槽，接着在上述沟槽中直接沉积硅氧化物，如此一来，同样得以形成一场氧化层，并且不会产生鸟嘴结构，藉以提高半导体装置内部组件的集积度。

然而，利用上述的浅沟槽绝缘法形成场氧化层，虽然可以减少场氧化层的尺寸，但是由于电荷通过上述浅沟槽绝缘法所形成的场氧化层时的难度相对较高，也就是电荷遇到的阻抗较大。因此当半导体装置接受大量的静电应力时，会在场氧化组件的集电极与场氧化层相接的处产生大量的热，进而造成场氧化组件的损坏。

本发明目的在于提供一种静电放电保护半导体装置。

本发明通过以下技术措施达到：

一种静电放电保护半导体装置，设置于一接合垫及一既定电位端之间，该装置包括：

一第一型基底；

一第一第二型阱区，形成于上述第一型基底；

一第一第一型掺杂区及一第一第二型掺杂区，形成于上述第一型基底，并分别耦接于上述既定电位端；

一第二第一型掺杂区及一第二第二型掺杂区，形成于上述第一第二型阱区，并分别耦接于上述接合垫；

一第三第二型掺杂区，形成于上述第一型基底，并耦接于上述接合垫；

一第四第二型掺杂区，形成于上述第一型基底；及

一第二第二型阱区，形成于上述第三第二型掺杂区及第四第二型掺杂区之间。

一P型基底；

一第一N型阱区，形成于上述P型基底；

一第一P型掺杂区及一第一N型掺杂区，形成于上述P型基底，并分别耦接于上述既定电位端；

一第二P型掺杂区及一第二N型掺杂区，形成于上述第一N型阱区，并分别耦接于上述接合垫；

一第三N型掺杂区，形成于上述P型基底，并耦接于上述接合垫；

一第四N型掺杂区，形成于上述P型基底；及

一第二N型阱区，形成于上述第三N型掺杂区及第四N型掺杂区之间。

一P型基底；

一第一N型阱区，形成于上述P型基底；

一第四N型掺杂区，形成于上述P型基底；及

一散热装置，耦接于上述第三N型掺杂区及第四N型掺杂区之间。

为了完成本发明之目的，本发明提出一种静电放电保护半导体装置，设置于一接合垫及一既定电位端之间，包括一第一型基底，并于上述第一型基底形成一第一第二型阱区以及第一第一型掺杂区及第一第二型掺杂区，而上述的第一第一型掺杂区及第一第二型掺杂区是分别耦接于上述既定电位端。在上述第一第二型阱区中，形成第二第一型掺杂区及第二第二型掺杂区，并分别耦接于上述接合垫。另外，于上述第一型基底形成第三第二型掺杂区及第四第二型掺杂区，其中上述第三第二型掺杂区是耦接于上述接合垫，并在上述第三第二型掺杂区及第四第二型掺杂区之间形成第二第二型阱区。

本发明的优点体现在它结合硅控整流器及场氧化组件，使硅控整流器于较低电压导通。为了增加半导体装置集积度，其场氧化组件场氧化层系利用浅沟槽绝缘法形成。然而为了避免由上述浅沟槽绝缘法制成场氧化组件因为过热而损坏，本发明在上述场氧化组件位置加入一阱区结构，其用意在于利用此阱区结构较大面积特性，而具有较强散热能力，并且避免由于电荷通过所产生热能集中于一点，另外，此具有一相对大区域阱区所承受热能能力也相对较高，藉此可避免发生传统技术的场氧化组件因为高温而损坏的情形。当场氧化组件的功能正常，即可发挥驱动硅控整流器的作用，以保护半导体装置其内部的组件不受静电应力的损坏。

为使本发明的上述目的、特征和优点能更明显易懂，下文特举一较佳实施例，并配合所附图式，作详细说明如下：

附图说明：

图1显示于公知抗静电的半导体装置的布局俯视图。

图2显示图1中，沿着A-A’线的剖面图。

图3显示图1中，沿着B-B’线的剖面图。

图4显示图1的半导体装置的等效电路图。

图5显示根据本发明实施例的抗静电半导体装置的布局顶视图。

图6显示图5中，沿着C-C’线的剖面图。

图7显示图5中，沿着D-D’线的剖面图。

图8显示图5的静电放电保护半导体装置的等效电路图。

图中符号说明：

11～P型基底 12～N型阱区

13～P型掺杂区 14～N型掺杂区

15～P型掺杂区 16～N型掺杂区

17～N型掺杂区 18～既定电位端

19～接合垫 31～场氧化层

41～硅控整流器 42～场氧化组件

51～P型基底 52～N型阱区

53～P型掺杂区 54～N型掺杂区

55～P型掺杂区 56～N型掺杂区

57～N型掺杂区 58～N型掺杂区

59～N型阱区 71～场氧化层

81～硅控整流器 82～电阻

83～场氧化组件

参阅图5，图5是显示根据本发明实施例的抗静电半导体装置的布局俯视图。以下是描述其布局结构。

如图5所示，根据本发明实施例的抗静电半导体装置包括P型基底51，其中上述P型基底51具有N型阱区52。另外，上述P型基底51更具有P型掺杂区53及N型掺杂区54，且P型掺杂区53及N型掺杂区54分别耦接于一既定电位端18，其中上述既定电位端18可用以提供一接地电位或一Vss电位。在上述N型阱区52中，具有P型掺杂区55及N型掺杂区56，其中上述P型掺杂区55及N型掺杂区56分别耦接于一接合垫19。另外，在P型基底5中，更包括一N型掺杂区57，且上述N型掺杂区57并耦接于上述接合垫19。再者，在P型基底51中，更包括一N型掺杂区58，且上述N型掺杂区57及N型掺杂区58之间具有一N型阱区59。

参阅图6，图6是显示图5中，沿着C-C’线的剖面图。在此，本实施例与上述的公知技术具有相同的剖面结构。

P型掺杂区55、N型阱区52和P型基底51等，组成一PNP双载子晶体管的发发射极、基极和集电极。N型阱区52、P型基底51及N型掺杂区54等，组成一NPN双载子晶体管的集电极、基极和发发射极。而N型掺杂区56及P型掺杂区55是电性耦接至接合垫19。另外，N型掺杂区54则与P型掺杂区53电性耦接至Vss电位18。上述的PNP双载子晶体管及NPN双载子晶体管是组成一硅控整流器。

参阅图7，图7是显示图5中，沿着D-D’线的剖面图。图7中，N型掺杂区58、P型基底51及N型掺杂区54组成一场氧化组件。再者，N型掺杂区57及N型掺杂区58之间具有因为N型阱区59所产生的阻抗(未显示)。其中，N型掺杂区58(集电极)是透过N型阱区59所产生的阻抗耦接至接合垫19，而N型掺杂区(发射极)54是耦接至Vss。而场氧化层71则利用浅沟槽绝缘法制成。

图8是显示图5的静电放电保护半导体装置的等效电路图。其中电阻82是加入N型阱区59时所产生的阻抗。当接合垫19及Vss之间因为电荷累积而产生一定程度的电位差时，场氧化组件83会比硅控整流器81先导通，并且在导通的时提供硅控整流器81足够的电流使硅控整流器随后导通，藉此可降低硅控整流器81在导通时所需的电压。而硅控整流器81导通后，将累积于半导体装置的电荷导至接地点，藉此得以保护半导体装置其内部的组件不受静电应力的损坏。

再者，根据本发明的实施例在接合垫及场氧化组件的集电极之间加入一阱区结构，其用意在于利用此阱区结构较大的面积的特性，而具有较强的散热能力，并且此阱区结构的内部电阻使得因为电荷通过所产生的热能均匀分散于此阱区结构，避免了产生的热集中于一点而造成局部的损坏的情形。另外，此具有一相对大区域的阱区所承受热能的能力也相对较高，藉此可避免发生传统技术的场氧化组件因为高温而损坏的情形。当场氧化组件的功能正常，即可发挥驱动硅控整流器的作用，以保护半导体装置其内部的组件不受静电应力的损坏。

根据本发明的方式，其效果可藉由实际应用来得到验证。当以HBM法及MM法测试上述传统半导体装置时，其测试结果分别为2.28KV及257V。而当以HBM法及MM法测试根据本发明实施例所设计的半导体装置时，其测试结果分别为6KV及450V。显示本发明确实有效的改善了半导体装置的抗静电能力。

本发明虽以较佳实施例揭示如上，然其并非用以限定本发明的范围，任何熟习此项技艺者，在不脱离本发明的精神和范围内，当可做些许的更动与润饰，因此本发明的保护范围当视权利要求并结合说明书和附图为准。

Claims

1.一种静电放电保护半导体装置，设置于一接合垫及一既定电位端之间，其特征在于：该装置包括：

一第一型基底；

一第一第二型阱区，形成于上述第一型基底；

一第四第二型掺杂区，形成于上述第一型基底；及

2.如权利要求述1所述的静电放电保护半导体装置，其特征在于：该装置还包括一场氧化层，形成于上述第一第二型掺杂区及第四第二型掺杂区之间。

3.如权利要求述2所述的静电放电保护半导体装置，其特征在于：上述第一型掺杂区为P型掺杂区，而第二型掺杂区为N型掺杂区。

4.如权利要求述2所述的静电放电保护半导体装置，其特征在于：上述第一型掺杂区为N型掺杂区，而第二型掺杂区为P型掺杂区。

5.如权利要求述3或4所述的静电放电保护半导体装置，其特征在于：上述第一第一型掺杂区及第二第一型掺杂区的掺杂浓度系高于上述第一型基底的掺杂浓度。

6.如权利要求述5所述的静电放电保护半导体装置，其特征在于：上述第一第二型掺杂区、第二第二型掺杂区、第三第二型掺杂区及第四第二型掺杂区的掺杂浓度系高于上述第一第二型阱区的掺杂浓度。

7.如权利要求述6所述的静电放电保护半导体装置，其特征在于：上述接合垫系耦接于一正电压。

8.如权利要求述7所述的静电放电保护半导体装置，其特征在于：上述既定电位端系耦接于一接地电位。

9.一种静电放电保护半导体装置，设置于一接合垫及一既定电位端之间，其特征在于：该装置包括：

一P型基底；

一第一N型阱区，形成于上述P型基底；

一第四N型掺杂区，形成于上述P型基底；及

10.如权利要求述9所述的静电放电保护半导体装置，其特征在于：该装置还包括一场氧化层，形成于上述第一N型掺杂区及第四N型掺杂区之间。

11.如权利要求述10所述的静电放电保护半导体装置，其特征在于：上述第一P型掺杂区及第二P型掺杂区的掺杂浓度高于上述P型基底的掺杂浓度。

12.如权利要求述10所述的静电放电保护半导体装置，其特征在于：上述第一N型掺杂区、第二N型掺杂区、第三N型掺杂区及第四N型掺杂区的掺杂浓度高于上述第一N型阱区的掺杂浓度。

13.如权利要求述11或12所述的静电放电保护半导体装置，其特征在于：上述接合垫耦接于一正电压。

14.如权利要求述13所述的静电放电保护半导体装置，其特征在于：上述既定电位端系耦接于一接地电位。

15.一种静电放电保护半导体装置，设置于一接合垫及一既定电位端之间，其特征在于：该装置包括：

一P型基底；

一第一N型阱区，形成于上述P型基底；

一第四N型掺杂区，形成于上述P型基底；及

16.如权利要求述15所述的静电放电保护半导体装置，其特征在于：该装置还包括一场氧化层，形成于上述第一N型掺杂区及第四N型掺杂区之间。

17.如权利要求述16所述的静电放电保护半导体装置，其特征在于：上述第一P型掺杂区及第二P型掺杂区的掺杂浓度高于上述P型基底的掺杂浓度。

18.如权利要求述16所述的静电放电保护半导体装置，其特征在于：上述第一N型掺杂区、第二N型掺杂区、第三N型掺杂区及第四N型掺杂区的掺杂浓度高于上述第一N型阱区的掺杂浓度。

19.如权利要求述17或18所述的静电放电保护半导体装置，其特征在于：上述接合垫耦接于一正电压。

20.如申请专利范围第19项所述的静电放电保护半导体装置，其特征在于：上述既定电位端耦接于一接地电位。