CN1375938A - 基于pgz演算法的多模式李得－所罗门解码器及其方法 - Google Patents

Abstract

本发明提出一种基于PGZ演算法的多模式李得－所罗门解码器及其方法,利用硬件及PGZ演算法的相互关系,使得同一份硬件架构可以达到各种错误的更正能力;其中该解码程序包含:计算接收资料的表征、解算关键方程式、以及评估错误位置与错误评价;该李得－所罗门解码器包含:表征计算器、关键方程式解算器、以及错误位置与错误评价评估器;本发明PGZ解码器的解算不须有限场反相器的运算,不仅在硬件面积上得到大大的降低,且使得计算上的效能有很大的改善,本发明可应用于处理器与存储器之间的错误控制码及其他高速通讯系统中。

Description

基于PGZ演算法的多模式李得-所罗门解码器及其方法

技术领域

本发明涉及一种李得-所罗门解码器；尤其是一种基于PGZ演算法(Peterson-Gorenstein-Zierler Algorithm)的多模式李得-所罗门解码器及其方法。

背景技术

李得-所罗门码(Reed-Solomon Code，RS码)由于对连续传输错误(BurstTransmission Errors)有很好的错误更正能力，因此在诸如xDSL、电缆数据机、处理器与存储器之间、CD以及DVD等数字通讯与储存系统中普遍地使用作前向错误更正。

在各种RS解码演算法中，PGZ演算法对于实现t≤3的RS解码器提供了最简单的方法。这在如处理器与存储器间的错误控制码(Error ControlCode，ECG)之类需要较小错误更正能力的系统是一种低成本的做法。不像叠代的RS解码演算法，如Berlekamp-Massey演算法，传统PGZ演算法的主要缺点是仅能运作于单一更正能力。换言之，解t＝3的PGZ解码电路不能正确执行t＝1，2的更正，所以t≤3的PGZ解码电路将需要置放三份不同的硬件电路来分别计算t＝1，t＝2以及t＝3的更正，就如图2所示的电路方块图。

显然地，在电路中放置三份重复的硬件电路对于晶片面积与成本是一种制造上的负担。由于以传统PGZ演算法的技术来制作李得-所罗门解码器，需要针对每个不同的错误更正能力(错误更正能力的数目t＝0，1，2，3...等)来个别设计硬件架构，一旦错误码的数目增加时，所需要的晶片面积也相对的成级数增加，因此这无形中增加了制作时的成本，同时也使其硬件的使用效率降低。此外，在李得-所罗门解码器的架构当中，很清楚地有限场反相器(Finite Field Inversion，FFI)在整个电路当中占据了很大的面积且需要花费很长的运算时间，且随着错误更正能力的增加，整体电路的设计会变得非常复杂，且所需要有限场加法器(Finite Field Adder，FFA)以及有限场乘法器(Finite Field  Multiplier，FFM)更是随着级数成长。

发明内容

因此，本发明提供一种可配置的VLSI架构来执行以PGZ演算法为基础解决各种更正能力的多模式李得-所罗门解码器，将是具有产业的利用性与进步性。

本发明的主要目的在于提供一种基于PGZ演算法而因应错误状况以解决各种更正能力的多模式李得-所罗门解码器。

本发明的次一目的在于提供一种在VLSI架构中为低成本且使用较少面积资源的多模式PGZ解码电路以实施李得-所罗门解码器而解决各种错误更正的问题。

本发明的再一目的在于提供一种改良基于PGZ演算法实施李得-所罗门解码器，将错误更正能力t＝3的硬件电路加以修改，以达到利用同一份硬件电路可以解决各种错误的更正能力t＝0，1，2，3。

有鉴于习知技术以PGZ演算法为基础实施李得-所罗门解码器，在VLSI架构中利用重复的硬件电路来达到各种错误的更正能力(t≤3)，而造成制程上较大面积的占用及硬件资源使用效率的降低，且演算法的实施(Implement)包含有限场反相器的运算使整体电路计算复杂度增加且影响运算的速度，因此本发明利用演算法的推导，使得实施李得-所罗门解码器，在解关键方程式(Key Equation)运算时无须有限场反相器的运算，以达到降低使用面积的资源及提升运算效能，此外，本发明改良基于PGZ演算法实施李得-所罗门解码器具有错误更正能力t＝3的硬件电路，使其具有多模式PGZ解码电路可以处理t＝0，1，2，3个错误更正，为本发明诸多重要的特征之一。

在本发明之一种实施例中，李得-所罗门解码程序包含：计算接收资料的表征(Syndrome)；解算关键方程式；以及评估错误位置与错误评价，其中解算关键方程式的程序是以简化的PGZ演算法为基础，并进一步推导出解算过程无须FFI的运算，以大幅减少计算的复杂度并降低硬件架构所占用的面积资源，而且经由一多模解码方法以获得错误数目而提出可以处理t＝0，1，2，3个错误更正的多模式PGZ解码架构。

具体而言，本发明的一种基于PGZ演算法的多模式李得-所罗门解码方法，以简化的PGZ演算法为基础，在计算接收资料的一表征多项式S(x)后，由前述表征多项式S(x)计算出一错误位置多项式σ(x)及一错误评价值多项式ω(x)，再得到一错误样型e(x)，以进行接收资料的不超过t个错误的更正，其中t为正整数，该李得-所罗门解码方法包含：从该表征多项式S(x)定义一表征矩阵S_txt与一表征向量S_tx10，以解算S_txtσ_tx1＝S_tx1，以及解算表征矩阵S_tx1的行列式值A_t，用以定义一新的错误位置多项式Φ(X)及一新的错误评价多项式Ω(X)，分别为Φ(X)＝A_tσ(x)，Ω(X)＝A_tω(x)，使可直接以加法运算以及乘法运算来解算出错误位置与错误评价值，而无须除法运算。

在本发明的另一实施例中，李得-所罗门解码器包含：表征计算器，以计算接收资料的表征(Syndrome)；关键方程式解算器，接收表征计算器输出的表征方程式；以及错误位置与错误评价评估器，接收关键方程式解算器输出的错误位置方程式与错误评价方程式，以获得错误位置与错误评价；其中关键方程式解算器以简化的PGZ解码器为基础，且PGZ解码架构由FFA与FFM组成而无须FFI，PGZ解码器包含一多模解码控制器，以获得错误数目使PGZ解码架构可以处理t＝0，1，2，3个错误更正，遂以一多模式PGZ解码器实施关键方程式解算器。

具体而言，上述一种基于PGZ演算法的多模式李得-所罗门解码器，用以进行接收资料的不超过t个错误的更正，其中t为正整教，该多模式李得-所罗门解码器包含：一表征计算器，以计算接收资料的一表征多项式S(x)；一关键方程式解算器，具有一多模式解码控制器，耦接于该表征计算器，用以由前述表征多项式S(x)解算出一错误位置多项式σ(x)及一错误评价值多项式ω(x)；以及一评估器，耦接于该关键方程式解算器，由该错误位置多项式σ(x)及该错误评价值多项式ω(x)得到一错误样型；其中前述关键方程式解算器以PGZ解码器为基础，且该PGZ解码器的RTL架构包含FFA与FFM而无须FFI；该多模解码控制器由表征多项式S(x)定义一表征矩阵S_txt，并通过该表征矩阵S_txt的行列式值A_t判断获得该错误数目t，以相应致能一相关解码电路的运作，使该多模式李得-所罗门解码器可以处理多模式的错误更正。

根据本发明所实施的多模式李得-所罗门解码器及其方法，其有益效果是明显的，本发明基于简化的PGZ演算法解算关键方程式，其中关键方程式解算器为一多模式PGZ解码器，包含FFA与FFM，甚至可以无须FFI，且该多模PGZ解码器包含一多模解码控制器，通过行列式A_t值判断获得错误数目，使其PGZ解码架构可以处理t＝0，1，2，3个错误更正，使本发明多模式李得-所罗门解码器在VLSI架构中为低成本且使用较少面积资源，而简化的PGZ演算法亦大幅降低计算复杂度，使关键方程式解算器的运算速度提升。

本发明基于PGZ演算法的多模式李得-所罗门解码器及其方法以及其诸多优点与特征将从下述详细说明及所附图式中得到进一步的了解。

附图说明

图1为李得-所罗门解码程序的流程图；

图2为传统PGZ解码架构和利用重复的硬件电路来达到各种错误更正的电路方块图；

图3为本发明多模式PGZ解码架构利用同一份硬件电路解决各种错误更正的电路方块图；

图4为t＝1 PGZ解码架构的RTL硬件架构图；

图5为t＝2 PGZ解码架构的RTL硬件架构图；

图6为本发明简化t＝3 PGZ演算法的RTL硬件架构图；

图7为本发明简化t＝3 PGZ演算法无须FFI运算的RTL硬件架构图；

图8为本发明多模解码流程图；

图9为本发明多模式PGZ解码架构的RTL硬件架构图。

具体实施方式

虽然本发明将参阅较全实施例的所附图式予以充份描述，但在此描述的前应了解熟悉本行的人士可人多改在本文中所描述的发明，同时获致本发明的功效。因此，须了解以下的描述对熟悉本行技艺的人士而言为一广泛的揭示，且其内容不在于限制本发明。

首先请参考图1，显示李得-所罗门解码程序的流程图；一李得-所罗门解码程序主要包含以下程序：计算接收多项式r(x)的表征(Syndrome)，以获得表征多项式(Syndrome polynomial)S(x)；根据表征多项式S(x)，解算出关键方程式(Key equation)的错误位置多项式(Error locationpolynomial)σ(x)及错误评价值多项式(Error value polynomial)ω(x)；根据错误位置多项式σ(x)与错误评价值多项式ω(x)，评估错误位置与错误评价值；以及根据评估的错误位置与错误评价值，更正接收资料的错误得到传送码字元的多项式c(x)。

上述程序中，传送码字元的多项式c(x)与接收多项式r(x)可由以下的式(1)来表示

r(x)＝c(x)+e(x)                (1)

其中，e(x)表示错误样型(Error pattern)。从接收多项式r(x)的αⁱ所获得的表征值S_i可表示为式(2) $S_i=r\left({\mathrm{\α}}^i\right)=\underset{j=0}{\overset{n=1}{\mathrm{\Σ}}}{r}_i({\mathrm{\α}}^i{)}^j,1\≤i\≤2t---\left(2\right)$

所以，表征多项式S(x)定义为 $S\left(x\right)=\underset{i=0}{\overset{2i-1}{\mathrm{\Σ}}}{S}_{i-1}{x}^i---\left(3\right)$

解算出关键方程式的PGZ演算法包含解算了Newton Identity的步骤：

表征值S_i用来解出式(4)中的σ值，而错误位置多项式σ(x)定义为

σ(x)＝σ₀+σ₁x+...+σ_t-1x^t-1+x¹        (5)

而所解的关键方程式为式(6)所示

σ(x)S(x)＝-ω(x)+μ·x^2t，                 (6)

其中，错误评价多项式ω(x)定义为

ω(x)＝ω₀+ω₁x+...+ω_t-1x^t-1            (7)当t＝1时

根据PGZ演算法从式(4)中获得

[S₂][σ₀]＝[-S₁]與 ${\mathrm{\σ}}_0=\frac{S_1}{S_2}---\left(8\right)$

所以，计算的错误位置为

σ(x)＝σ₀+x

因此，可以解算t＝1的关键方程式

σ(x)S(x)＝-ω(x)+μ·x²    ω(x)＝-(σ₀+x)(S₁+S₂x)modx²

其中，错误评价多项式为

ω(x)＝ω₀且ω₀＝σ₀S₁                         (9)

对于t＝1时，上述PGZ演算法解算出式(8)与(9)的RTL(RegisterTransistor Level)的硬件架构如图4所示，将包含：

FFA×1；FFM×2；FFI×1当t＝2时

根据PGZ演算法从式(4)中获得 $\left[\begin{array}{cc}{S}_2& S_3\\ S_3& S_4\end{array}\right]\left[\begin{array}{c}{\mathrm{\σ}}_1\\ {\mathrm{\σ}}_0\end{array}\right]=\left[\begin{array}{c}-S_1\\ -S_2\end{array}\right]$ $\⇒{\mathrm{\σ}}_0=\frac{S_1{S}_3+{\left(S_2\right)}^2}{S_2{S}_4+{\left(S_3\right)}^2},{\mathrm{\σ}}_1=\frac{S_2{S}_3+S_1{S}_4}{S_2{S}_4+{\left(S_3\right)}^2}---\left(10\right)$

解算t＝2的关键方程式，其错误评价多项式为

ω(x)＝ω₀+ω₁x且ω₀＝σ₀S₁，ω₁＝σ₀S₂+σ₁S₁       (11)

对于t＝2时，上述PGZ演算法解算出式(10)与(11)的RTL硬件架构如图5所示，将包含：

FFA×4；FFM×11；FFI×1当t＝3时

根据PGZ演算法从式(4)中获得 $\left[\begin{array}{ccc}{S}_2& S_3& S_4\\ S_3& S_4& S_5\\ S_4& S_5& S_6\end{array}\right]\left[\begin{array}{c}{\mathrm{\σ}}_2\\ {\mathrm{\σ}}_1\\ {\mathrm{\σ}}_0\end{array}\right]=\left[\begin{array}{c}-S_1\\ -S_2\\ -S_3\end{array}\right]$

解算t＝3的关键方程式，其错误评价多项式为

ω(x)＝ω₀+ω₁x+ω₂x²且

ω₀＝σ₀S₁，ω₁＝σ₀S₂+σ₁S₁，ω₂＝σ₀S₃+σ₁S₂+σ₂S₁  (13)

对于t＝3时，上述PGZ演算法解算出式(12)与(13)的RTL硬件架构，将包含：

FFA×19；FFM×49；FFI×1

因此，以传统PGZ演算法为基础实施李得-所罗门解码器，在VLSI架构中造成制程上较大面积的占用及硬件资源使用效率的降低，且演算法的实施包含FFI的运算使整体电路计算复杂度增加且影响运算的速度，本发明进一步简化演算法的推导，使得实施李得-所罗门解码器可减少计算复杂度，并在解关键方程式运算时无须FFI的运算，以达到降低使用面积的资源及提升运算效能。

本发明李得-所罗门解码程序，进一步简化t＝3 PGZ演算法的式(12)，在σ₀，σ₁，σ₂的分母中，两项S₃S₄S₅可从FFA中取消；同样地，在σ₀的分子有两项S₂S₃S₄亦可从FFA中取消。此外，式(12)σ₀，σ₁，σ₂的相乘项S₂S₂S₅，S₂S₃S₅，S₂S₄S₅，S₂S₅S₅中，共同项S₂S₅皆出现在前述各项中，所以本发明的解算程序中先算出项S₂S₅的值可有效降低计算的复杂度；同样地，其他共同项S₂S₆，S₄S₄，S₃S₃，S₁S₅，及S₁S₆，皆可先被算出来。如此，相对于上述t＝3时，PGZ演算法解算出式(12)与式(13)的RTL硬件架构，本发明简化t＝3 PGZ演算法的RTL硬件架构如图6所示，可减少到包含：

FFA×12；FFM×27；FFI×1

再者，PGZ演算法的解算过程中包含FFI的运算，不但会使硬件架构的计算速度降低，而且也占用了许多的硬件面积资源，因此，本发明再一步简化了PGZ演算法使其解算过程中无须包含FFI 106的运算。

再次参考式(4)，并定义了表征矩阵S_txt、错误位置向量σ_tx1与表征向量S_tx1如下

，

所以Newton Identity可表示为

S_t-1σ_t-1＝S_t-1                                        (14)

另外，表征矩阵S_txt的行例式表示为

A_t＝det(S_t-1)                                          (15)

将矩阵S_txt的行例式A_t乘上式(5)及式(7)，获得新的错误位置多项式Φ(X)及新的错误评价多项式Ω(X)的表示式如下：

Φ(x)＝A_tσ(x)＝A_tσ₀+A_tσ₁x+...+A_tσ_t-1x^t-1+A_tx¹

Φ(x)＝Φ₀+Φ₁x+...+Φ_t-1x^t-1+Φ_tx¹                (16)

Ω(x)＝A_tω(x)＝A_tω₀+A_tω₁x+...+A_tω_t-1x^t-1

Ω(x)＝Ω₀+Ω₁x+...+Ω_t-1x^t-1                         (17)

因此，当t＝1时

A₁＝S₂                                                              (18)

Φ₀＝A₁σ₀，Φ₁＝A₁.                                            (19)

Ω₀＝A₁σ₀S₁＝A₁ω₁                                            (20)当t＝2时

A₂＝S₂S₄+(S₃)²                                                  (21)

Φ₀＝A₂σ₀，Φ₁＝A₂σ₁，Φ₂＝A₂.                            (22)

Ω₀＝A₂σ₀S₁＝A₂ω₀ Ω₁＝A₂σ₀S₂+A₂σ₁S₁＝A₂ω₁.   (23)当t＝3时

A₃＝S₂S₄S₆+S₃S₄S₅+S₃S₄S₅+S₄S₄S₄+S₃S₃S₆+S₂S₅S₅ (24)

Φ₀＝A₃σ₀，Φ₁＝A₃σ₁，Φ₂＝A₃σ₂Φ₃＝A₃                (25)

Ω₀＝A₃σ₀S₁＝A₃ω₀，Ω₁＝A₃σ₀S₂+A₃σ₁S₁＝A₃ω₁，

Ω₂＝A₃σ₀S₃+A₃σ₁S₂+A₃σ₂S₁＝A₃ω₂                     (26)

相较于t＝3时传统PGZ演算法计算6值，本发明再一步简化了PGZ演算法，对于t＝3计算Φ值已消除FFI的运算。因此，本发明再一步简化t＝3 PGZ演算法无须FFI运算的RTL硬件架构如图7所示，可再一步减少到包含：

FFA×12；FFM×24；FFI×0

然而，对于传统PGZ架构利用重复的硬件电路来达到各种错误的更正能力(t≤3)，如图2所示的电路方块图，本发明的目的之一是提出利用同一份硬件电路可以解决各种错误的更正能力t＝0，1，2，3，如图3所示的本发明电路方块图。

对于传统PGZ演算法，解t＝3的PGZ解码电路不能正确执行t＝1，2的更正，是因错误数目少于3时，会发生“除零”(divided-by-zero)的问题。因为对于t＝3所要解算的方程式为 $\left[\begin{array}{ccc}{S}_2& S_3& S_4\\ S_3& S_4& S_5\\ S_4& S_5& S_6\end{array}\right]\left[\begin{array}{c}{\mathrm{\σ}}_2\\ {\mathrm{\σ}}_1\\ {\mathrm{\σ}}_0\end{array}\right]=\left[\begin{array}{c}-S_1\\ -S_2\\ -S_3\end{array}\right]---\left(27\right)$

倘若给错误数目少于3时，则矩阵S_3×3中的行列将会是线性相依(Linearly dependent)，即 $\left[\begin{array}{c}{S}_2\\ S_3\\ S_4\end{array}\right]=\mathrm{\α}\left[\begin{array}{c}{S}_3\\ S_4\\ S_5\end{array}\right]=\mathrm{\β}\left[\begin{array}{c}{S}_4\\ S_5\\ S_6\end{array}\right],$

                               其中，α与β为常数。

因此，式(12)的分母项与3个分子项会为0，即S₂S₄S₆+S₄S₄S₄+S₃S₃S₆+S₂S₅S₅＝0S₁S₃S₅+S₁S₄S₄+S₂S₂S₅+S₃S₃S₃＝0S₂S₂S₆+S₁S₄S₅+S₃S₃S₄+S₂S₄S₄+S₁S₃S₆+S₂S₃S₅＝0S₁S₄S₆+S₂S₄S₅+S₃S₃S₅+S₁S₅S₅+S₃S₃S₆+S₃S₄S₄＝0   (28)

同样地，倘若错误数目少于2时，式(10)的分母项与2个分子项会为0，即

S₂S₄+S₃S₃＝0

S₁S₃+S₂S₂＝0                      (29)

S₁S₄+S₂S₃＝0

一旦计算σ值发生“除零”(divided-by-zero)的问题时，传统PGZ演算法便无法正确执行错误的更正。所以为了克服此状况，传统PGZ架构需要重复硬件电路，如图2所示，并配合一检查错误状态的状态机(Statemachine)来达到各种错误的更正能力。

本发明为了整合同一份硬件电路以解决各种错误的更正，而从式(28)与式(29)中进一步解析出重要信息，这些重要信息将可被检测决定出错误数目，即各种错误数目发生时

当t＝0时，S₂＝0

当t＝0，1时，S₂S₄+S₃S₃＝0

当t＝0，1，2时，S₂S₄S₆+S₄S₄S₄+S₃S₃S₆+S₂S₅S₅＝0

而根据式(15)，得知

A₁＝S₂

A₂＝S₂S₄+S₃S₃

A₃＝S₂S₄S₆+S₄S₄S₄+S₃S₃S₆+S₂S₅S₅

所以，利用A₁、A₂、A₃即可判断出错误教目，其PGZ演算法的多模解码程序如图8所示。

根据本发明图7所示简化t＝3 PGZ演算法无须FFI运算的RTL硬件架构，配合一控制器107来实施图8所示的多模解码程序以获得错误数目，而实施多模式PGZ解码电路100，达到以同一份硬件电路的低成本架构解决各种错误的更正(t≤3)。图9所示为本发明多模式PGZ解码电路100的RTL硬件架构，其中包含：

FFA×15；FFM×27；FFI×0

根据本发明上述简化PGZ演算法的推导基础，在本发明之一种实施例中，李得-所罗门解码程序主要包含以下程序：计算接收资料的表征值；解算关键方程式；以及评估错误位置与错误评价，其中解算关键方程式的程序以简化的PGZ演算法为基础，对于t＝3的PGZ演算法先计算错误位置多项式(12)σ(x)中的共同项，以减少使用FFA及FFM的数量，并进一步推导出解算过程无须FFI的运算，以大幅减少计算的复杂度并降低硬件架构所占用的面积资源，而且经由一多模解码方法去利用行列式A_t以判断获得错误数目而实施多模式李得一内罗门解码程序。

在本发明的另一实施例中，多模式李得-所罗门解码器包含：表征计算器101，以计算接收资料的表征(Syndrome)；关键方程式解算器102，接收表征计算器输出的表征方程式；以及错误位置与错误评价评估器103，接收关键方程式解算器输出的错误位置方程式与错误评价方程式，以获得错误位置与错误评价；其中关键方程式解算器以简化的PGZ解码器为基础，且PGZ解码架构包含FFA 104与FFM 105，而无须FFI 106，PGZ解码器包含一多模解码控制器107，通过行列式A_t值判断获得错误数目，使PGZ解码架构可以处理t＝0，1，2，3个错误更正，遂以一多模式PGZ解码器100实施关键方程式解算器102。

以上所述实施例仅为说明本发明的技术思想及特点，其目的在使熟习此项技艺的人士能够了解本发明的内容并据以实施，当不能以其限定本发明的专利范围，即大凡依本发明所揭示的精神所作的均等变化或修饰，仍应涵盖在本发明的权利要求范围内。

Claims (8)

1.一种基于PGZ演算法的多模式李得-所罗门解码方法，其特征是：以简化的PGZ演算法为基础，在计算接收资料的一表征多项式S(x)后，由前述表征多项式S(x)计算出一错误位置多项式σ(x)及一错误评价值多项式ω(x)，再得到一错误样型e(x)，以进行接收资料的不超过t个错误的更正，其中t为正整数，该李得-所罗门解码方法包含：

从该表征多项式S(x)定义一表征矩阵S_txt与一表征向量S_tx1，以解算S_txtσ_tx1＝S_tx1，以及

解算表征矩阵S_tx1的行列式值A_t，用以定义一新的错误位置多项式Φ(X)及一新的错误评价多项式Ω(X)，分别为Φ(X)＝A_tσ(x)，Ω(X)＝A_tω(x)，使可直接以加法运算以及乘法运算来解算出错误位置与错误评价值，而无须除法运算。

2.如权利要求1所述的基于PGZ演算法的多模式李得-所罗门解码方法，其特征是：前述解算S_txtσ_tx1＝S_tx1的步骤，更包含：通过解算表征矩阵S_tx1是否线性相依，以判断错误数目t。

3.如权利要求2所述的基于PGZ演算法的多模式李得-所罗门解码方法，其特征是：前述解算表征矩阵S_txt是否线性相依的程序，更包含：解算表征矩阵S_txt的行列式值A_t，若A₁≠0，则t＝1；若A₂≠0，则t＝2；若A₃≠0，则t＝3。

4.一种基于PGZ演算法的多模式李得-所罗门解码器，用以进行接收资料的不超过t个错误的更正，其中t为正整教，其特征是：该多模式李得-所罗门解码器包含：

一表征计算器，计算接收资料的一表征多项式S(x)；

一关键方程式解算器，具有一多模式解码控制器，耦接于该表征计算器，由前述表征多项式S(x)解算出一错误位置多项式σ(x)及一错误评价值多项式ω(x)；以及

一评估器，耦接于该关键方程式解算器，由该错误位置多项式σ(x)及该错误评价值多项式ω(x)得到一错误样型；

其中前述关键方程式解算器以PGZ解码器为基础，且该PGZ解码器的RTL架构包含FFA与FFM而无须FFI；该多模解码控制器由表征多项式S(x)定义一表征矩阵S_txt，并通过该表征矩阵S_txt的行列式值A_t判断获得该错误数目t，以相应致能一相关解码电路的运作，使该多模式李得-所罗门解码器可以处理多模式的错误更正。

5.如权利要求4所述的基于PGZ演算法的多模式李得-所罗门解码器，其特征是：该多模式李得-所罗门解码器可处理多模式t＝1、2或3个错误更正。

6.如权利要求4所述的基于PGZ演算法的多模式李得-所罗门解码器，其特征是：前述多模解码控制器接收前述表征矩阵S_txt的行列式值A₁、A₂、A₃，并判断错误数目t为1、2或3，以相应致能该相关解码电路的运作。

7.如权利要求6所述的基于PGZ演算法的多模式李得-所罗门解码器，其特征是：前述多模式PGZ解码器根据前述多模解码控制器输出的错误数目t，分别解算出多项式t为1、2或3时的错误位置及错误评价值。

8.一种基于PGZ演算法的多模式李得-所罗门解码器，用以进行接收资料的不超过t个错误的更正，其中t为正整数，其特征是：该多模式李得-所罗门解码器包含：

一表征计算器，计算接收资料的一表征多项式S(x)；

一关键方程式解算器，具有一多模式解码控制器，耦接于该表征计算器，由前述表征多项式S(x)解算出一错误位置多项式σ(x)及一错误评价值多项式ω(x)；以及

一评估器，耦接于该关键方程式解算器，由该错误位置多项式σ(x)及该错误评价值多项式ω(x)得到一错误样型；

其中前述关键方程式解算器以PGZ解码器为基础，且该PGZ解码器的解算无须除法运算而提升其运算效率；该多模解码控制器由表征多项式S(x)定义一表征矩阵S_txt，并通过该表征矩阵S_txt的行列式值A_t判断获得该错误数目t，以相应致能一相关解码电路的运作，使该多模式李得-所罗门解码器可以处理多模式的错误更正。

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