CN1355958A - 对输入到模/数变换器的信号电平进行调节的方法及电路装置 - Google Patents

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Abstract

为了对输入到A/D变换器的信号电平进行调节,测定所述A/D变换器(4)的输出信号随时间变化的变化率,尤其是测定所述A/D变换器的输出比特的变化率,并且将其与一个理论值(SP)进行比较,以便据此来调节所述输入到A/D变换器(4)的信号电平。

Description

对输入到模/数变换器的信号 电平进行调节的方法及电路装置
本发明涉及一种对输入到模/数变换器的信号电平进行调节的方法及电路装置。
按照现有技术，数字高频接收机(HF接收机)在HF输入部分中的工作是模拟式的。在下混频成基带或中频之后，接收信号首先被数字化。由于HF输入范围可能会因距发射机的距离不同而非常大，所以接收信号必须在其被进一步处理之前、尤其是在其被数字化之前进行标准化。为此使用一种所谓的AGC(自动增益控制)电路，其任务是对输入到所述为执行数字化而设在接收机内的模/数变换器(A/D变换器)中的信号电平进行调节，使得该A/D变换器不至于过载。由于AGC电路不能利用一个适于在移动无线范围内产生快速衰落效应的速度进行工作，所以必须在为AGC电路所预定的理论值和A/D变换器仍能转换的最大值之间设置一个安全预留，这样，需变换的信号所覆盖的就是所述A/D变换器的整个工作区再减掉所述的安全预留。应如此来确定所述的安全预留量，使得短时的过高接收信号可以在AGC电路所采用的调节器的时间常数内得到补偿。于是，所述的安全预留可以根据应用情况而譬如在无绳数字电话中占所述A/D变换器的控制范围的75％，此时A/D变换器的短时超载是可以忍受的。
作为AGC电路，其连接在A/D变换器之前的方案和连接在A/D变换器之后的方案都是已知的。连接在A/D变换器后的AGC电路有个优点，即在A/D变换器的输入电平和AGC电路的输入电平之间不必进行补偿。
在DE 43 19 376 C1中曾公开过一种对具有不同信号电平的信号进行A/D变换的方法和电路装置，其中，所述A/D变换器的输出信号由一个与该A/D变换器的输出端相连的逻辑电路单元来进行监视，而且，由该逻辑电路单元根据所述的监视结果来调节所述输入到A/D变换器中的信号电平，使得输出信号的信号电平处于某个范围之内。
图4示出了具有已知AGC电路的HF接收机的实施例，该AGC电路连接在A/D变换器之后。接收或输入信号通过天线1被输入到HF接收机的HF接收部分2中。如同上文所述，该HF接收部分2的工作是模拟式的。因此，所述的模拟接收信号被输送到A/D变换器4中进行数字化，其中所述A/D变换器的输入信号电平通过一个调节回路进行调节，该调节回路包括一个增益可变的、装设于HF接收部分2和A/D变换器4之间的放大器3。图4所示的A/D变换器4涉及一种8比特的A/D变换器，其8比特的输出值被输至一个单元5，由该单元5对所述A/D变换器所提供的信号值求绝对值。由此求出的绝对值利用负符号输入到一个另外还接收有预定理论值SP的加法器6中，由此借助加法器6来比较所述的理论值SP和所计算出的绝对值，并根据该比较结果来给放大器3产生调节信号，其中，如图4所示，所述的调节信号是通过借助加法器9组合两个子信号而产生的。第一子信号由单元7提供，该单元7对输入其中的差信号进行积分和定标，而第二子信号由一阶低通滤波器(LP)8来提供，该滤波器8同样也对输入其中的差信号进行定标。因此，单元7表示PI调节器的I成分，而单元8到表示PI调节器的P成分。借助利用该方法构造的调节回路，可以如此地调节所述A/D变换器4的输入增益，使得该A/D变换器4的输出信号的绝对值一直处于某个范围之内，或在某个时间内近似于所述的理论值SP。
本发明所基于的任务在于，提供一种对输入到A/D变换器的信号电平进行调节的新方法及新电路装置，由此可以尽可能简单地调节输入到所述A/D变换器中的信号电平。尤其是可以利用极少的部件来获得所述的电路装置。
根据本发明，上述任务由具有权利要求1所述特征的方法和具有权利要求9所述特征的电路装置来解决。从属权利要求给出了本发明优选和有利的实施方案。
本发明的出发点在于，在诸如CDMA(码分多址)系统等数字无线系统中，接收信号应该与信息无关地在时间上对应于某种统计分布。因此本发明假定，只要如此地调节输入到A/D变换器的信号电平，使得在某个时间间隔上所述A/D变换器只有一个确定数量的输出信号高于某一标准化的信号电平，那么就已足够了。这可以通过测定所述A/D变换器的输出信号的变化速度或变化率来进行监视。
尤其假定如下做法是足够的，即如此地调节所述A/D变换器的输出信号的某个比特信息的变化概率，使得其总是位于某个范围之内且不超过预定的界限值。这是可能的，因为所述A/D变换器的输出比特对应于某些随其数位价的模系数而出现得较为频繁的阈值。在此，优选地监视所述A/D变换器的输出信号的一个较高值比特。
所述A/D变换器的被监视的输出比特的变化概率必须小于50％。但是，所述的界限值越小，则系统的稳定性越好。但如果所述的界限值选得太小，那么在某些情况下就不能利用A/D变换器的所有比特，由此浪费了系统资源。已经表明25％的界限值是比较有利的，因为该值在前面所讲述的要求之间表现为较好的折衷。因此，优选地采取该界限值作为调节所述A/D变换器的输入信号电平的预定理论值，也就是说如此地调节所述A/D变换器的输入信号电平，使得该A/D变换器的被监视的输出比特在时间上平均最大只利用25％的概率-也即每四个采样值-进行变化。因此在8比特A/D变换器的情况下，譬如可以把第6个比特的变化概率或变化率调节到25％。
前面所讲述的本发明原理实现了具有极少廉价部件的AGC电路结构。这是由如下原因得出的，即本发明不是根据A/D变换器的具体输出值进行调节，而是根据A/D变换器的变化率或变化概率进行调节的。该AGC电路尤其可以如此地进行构造，以便由它将所述A/D变换器的输出信号变化、尤其是将某个输出比特的变化与时间过程关联起来。如果利用该方法测出一个较小的变化率，则由相应的调节电路提高所述A/D变换器的输入增益，否则便降低所述的输入增益。
下面参考附图并借助优选实施例来详细讲述本发明。
图1示出了具有本发明AGC电路第一实施例的高频接收机，
图2示出了具有本发明AGC电路第二实施例的高频接收机，
图3示出了具有本发明AGC电路第三实施例的高频接收机，以及
图4示出了具有现有技术所述的AGC电路的高频接收机。
如图1所示，所示的接收机也包括一个HF接收部分2，HF接收信号经天线1被输入到该接收部分2中。该HF接收部分2的工作是模拟式的，并由它将接收信号混频到基带，其中，由HF接收部分2所提供的基带信号被输至A/D变换器4，由该A/D变换器4将所述的信号转变成数字式的数据序列。连接在所述A/D变换器4之前的输入放大器3的放大因子时可变的，而且通过PI调节器14如此地进行调节，使得在A/D变换器4的输入端上施加一个最佳的信号电平。
下文以如下内容为出发点，即对应于最大信号电平的1/4、也即25％的信号电平被视为最佳的信号电平。由此所使用的75％的安全预留应该足以补偿由快速衰落效应所引起的过高信号。在该情形下，可以监视最高值比特(最大比特，msb)之下的第二比特的变化率，以确保遵守A/D变换器4的输入信号电平的25％阈值。因此，在输入信号电平为所述最大信号电平的25％时所出现的、位于最高值比特之下的第二比特的变化率可以被用作预定的理论值SP，并被输入到PI调节器中，在8比特A/D变换器中，所述的第二比特也就是第5号比特。
如图1所示，所述A/D变换器4的输出信号的相应比特的变化率是由一个逻辑电路来监视的，该逻辑电路根据被监视的比特的切换时间点来提供相应的脉冲。该逻辑电路包括XOR门10，由它将被监视的比特的状态与所述最高值比特的状态进行比较，如果最高值比特或符号比特与被监视的比特不相同，则提供输出值“1”。此外，所述的逻辑电路还包括一个连接在所述XOR门10之后的OR门11，但只有在使用具有限制功能(限幅)的A/D变换器4时才需要该OR门，其中在该情形下，如果输入值大于所述的最大值，则由A/D变换器4输出一个确定的、由其字宽定义的最大值。OR门11以输入信号的形式接收一个控制信号OV和所述XOR门10的输出信号，在所述的极限情况下，控制信号OV的值为“1”。
在OR门11之后连接了一个单稳态触发器12，该触发器12被设成与所述前联的逻辑在测定那个感兴趣的比特信息时的时间点同步。这是通过如下方式来实现的，即利用相同的时钟信号CLK来触发所述的A/D变换器4和单稳态触发器12。每次当被监视的比特包含一个信息、也即值“1”时，所述的单稳态触发器12便产生一个恒定延时的脉冲，其中所述的脉冲延时短于一个采样周期的延时。
单稳态触发器12的输出信号被输往一阶或高阶的低通滤波器13，由该低通滤波器对施加给它的脉冲序列求时间平均，由此产生一个与最后脉冲的平均数量成比例的输出信号。所述低通滤波器的时间常数应该对应于所述接收信号的时隙长度或所述A/D变换器4的采样速率的倍数(≥10)。
利用这种方式产生的、A/D变换器4的第6比特(也即第5号输出比特)的变化率实际值信号被输入到上文已讲述过的PI调节器14中，该PI调节器把被监视比特的由所述实际值信号所表示的实际变化率同所述的预定理论值SP进行比较，并根据该差值如此地产生一个用于输入放大器3的调节信号，使得当所述的脉冲平均值低于理论值SP时便提高所述的输入增益，而当所述的脉冲平均值高于理论值SP时便降低所述的输入增益。
PI调节器14的输出信号可以借助另一个利用较低采样速率进行工作的A/D变换器而被转换成用于每个任意微控制器的数字AGC信号。
图1所示的电路方案涉及一种具有模拟PI调节电路的设计。为了在维护容许偏差和电路漂移方面避免与模拟部件有关的缺点，可以采用如图2所示的具有数字元件的电路方案。为了简化该电路，用一个I调节器来代替所述的PI调节器。
如图2所示，在图1中具有单稳态触发器12、低通滤波器13和PI调节器14的模拟部分被一个相应的替代电路代替了，其中该替代电路具有多路转换器15、累加器16或具有反馈输出的加法器。在此，累加器16涉及一种20比特的累加器。可以如此来确定所述累加器16的规格，使得它在所述调节回路的时间常数内不会导致溢出。
在多路转换器15的输入端上固定地施加值“+1”和“-1”。该多路转换器15由所述OR门11的输出信号进行控制，使得当具有XOR门10和OR门11的逻辑电路在被监视的比特上识别出一个信息、也即值“1”时，所述的多路转换器15便将值“-1”接通到其输出端上，否则便接通值“+1”。多路转换器15的该输出值被输入到累加器或加法器16中，而所述的累加器或加法器在其内部优选地具有避免溢出的逻辑。累加器16的经累加的输出值被用来给输入放大器3产生调节信号，其中，为此尤其将所述累加器16的输出值的高8个比特输至输入放大器3中。
在图2所示的实施例中，所示的调节回路仅装有一个I成分。为了给该调节回路补偿一个P成分，可以象图4所示的电路一样在图2的电路中再扩充如下一部分，由该部分来监视所述A/D变换器4的所有输出比特，并由此计算出绝对值和将其同预定的理论值SP相比较。由此求出的差值可以再次被输入到一阶的低通滤波器中，并进行定标，然后将如此被定标的结果添加到所述累加器16的I成分中。相应的电路如图3所示，其中，与图4所示电路相一致的部件是用相同的参考符号来表示的。为了代替利用单元5求绝对值，也可以对所述A/D变换器4的输出信号求平方。

Claims (26)

1.对输入到A/D变换器的信号电平进行调节的方法，具有如下步骤：
a)监视所述A/D变换器(4)的输出信号，并且
b)根据所述监视的结果如此地调节输入到所述A/D变换器(4)中的信号电平，使得所述输出信号的信号电平位于一个确定的范围之内，
其特征在于：
在步骤a)中测定所述A/D变换器(4)的输出信号随时间变化的变化率，并且
在步骤b)中根据所述在步骤a)中所测定的变化率来调节所述输入到A/D变换器(4)的信号电平。
2.如权利要求1所述的方法，其特征在于：
在步骤b)中将所述在步骤a)中所测定的变化率与一个对应于理论变化率的理论值(SP)进行比较，以便根据该比较结果来调节所述输入到A/D变换器(4)的信号电平。
3.如权利要求1或2所述的方法，其特征在于：
在步骤a)中测定所述A/D变换器(4)的输出信号的比特变化率，并据此在步骤b)中调节所述输入到A/D变换器(4)的信号电平。
4.如权利要求2或3所述的方法，其特征在于：
在步骤b)中，选择一个平均变化概率＜50％作为所述A/D变换器(4)的输出信号的被监视比特的变化率理论值(SP)，以便如此地调节输入到所述A/D变换器(4)的信号电平，使得所述A/D变换器(4)的输出信号的被监视比特平均最大地随着该A/D变换器(4)的每第二个时钟周期(CLK)进行变化。
5.如权利要求4所述的方法，其特征在于：
在步骤b)中，选择一个25％的平均变化概率作为所述A/D变换器(4)的输出信号的被监视比特的变化率理论值(SP)，以便如此地调节输入到所述A/D变换器(4)的信号电平，使得所述A/D变换器(4)的输出信号的被监视比特平均地按照该A/D变换器(4)的每四个时钟周期(CLK)进行变化。
6.如权利要求3-5中任一项所述的方法，其特征在于：
在步骤a)中测定所述A/D变换器(4)的输出信号的一个较高值比特的变化率。
7.如权利要求5和6所述的方法，其特征在于：
所述的A/D变换器(4)提供一个8比特输出信号，而且
在步骤a)中测定所述A/D变换器(4)的输出信号的第六个比特的变化率。
8.如权利要求2-7中任一项所述的方法，其特征在于：
如果在步骤a)所测定的变化率小于所述的理论值(SP)，则在步骤b)中提高所述输入到A/D变换器(4)的信号电平，以及
如果在步骤a)所测定的变化率大于所述的理论值(SP)，则在步骤b)中降低所述输入到A/D变换器(4)的信号电平。
9.对输入到A/D变换器的信号电平进行调节的电路装置，
具有放大装置(3)，用于向所述的A/D变换器(4)输入一个具有确定信号电平的模拟输入信号，
具有监视装置(10-13)，用于监视所述A/D变换器(4)的输出信号，以及
具有调节电路(14-16)，用于给所述的放大装置(3)生成调节信号，其中，所述的调节电路(14-16)根据所述监视装置(10-13)的监视结果如此地给所述放大装置(3)产生一个调节信号，使得输入到所述A/D变换器(4)的信号电平位于一个确定的范围之内，
其特征在于：
如此地构造所述的监视装置(10-13)，使得由它来测定所述A/D变换器(4)的输出信号随时间变化的变化率，并且
如此地构造所述的调节装置(14-16)，使得由它来根据所述监视装置(10-13)所测定的变化率来调节所述放大装置(3)的调节信号。
10.如权利要求9所述的电路装置，其特征在于：
如此地构造所述的监视装置(10-13)，使得由它来测定所述A/D变换器(4)的输出信号的一个比特随时间的平均变化率。
11.如权利要求10所述的电路装置，其特征在于：
由所述的监视装置(10-13)测定所述A/D变换器(4)的输出信号的一个较高值比特随时间的平均变化率。
12.如权利要求10或11所述的电路装置，其特征在于：
所述的A/D变换器(4)提供一个8比特输出信号，而且
由所述的监视装置(10-13)测定所述A/D变换器(4)的输出信号的第六个比特随时间的平均变化率。
13.如权利要求10-12中任一项所述的电路装置，其特征在于：
所述的监视装置(10-13)包括一个逻辑电路(10，11)，由它来测定所述被监视的比特相对于所述A/D变换器(4)的输出信号的最高值比特的变化。
14.如权利要求13所述的电路装置，其特征在于：
所述的逻辑电路(10，11)包括一个XOR门(10)，以输入信号的形式向它输入所述的被监视比特和所述A/D变换器(4)的输出信号的最高值比特。
15.如权利要求14所述的电路装置，其特征在于：
所述的逻辑电路(10，11)包括一个OR门(11)，以输入信号的形式向它输入所述XOR门(10)的输出信号和所述A/D变换器(4)的溢出信号。
16.如权利要求13-15中任一项所述的电路装置，其特征在于：
所述的监视装置(10-13)包括一个求平均值的电路(12，13)，用于对所述逻辑电路(10，11)所测定的、所述A/D变换器(4)的输出信号的被监视比特的变化率求时间平均。
17.如权利要求16所述的电路装置，其特征在于：
所述求平均值的电路(12，13)包括一个单稳态触发器(12)和一个与之串联的低通滤波器(13)，其中，所述的单稳态触发器(12)和所述的逻辑电路(10，11)相连，并被施加了与所述A/D变换器(4)相同的时钟(CLK)。
18.如权利要求9-17中任一项所述的电路装置，其特征在于：
所述的调节电路包括一个PI调节器(14)，由该调节器将所述监视装置(10-13)所测定的变化率与一个理论值(SP)进行比较，并根据所述监视装置(10-13)所测定的变化率和所述理论值之间的偏差来产生所述放大装置(3)的调节信号。
19.如权利要求18所述的电路装置，其特征在于：
如果所述监视装置(10-13)所测定的变化率小于所述的理论值(SP)，则所述的PI调节器(14)将为放大装置(3)产生一个用于提高所述输入到A/D变换器(4)的信号电平的调节信号，以及
如果所述监视装置(10-13)所测定的变化率大于所述的理论值(SP)，则所述的PI调节器(14)将为放大装置(3)产生一个用于降低所述输入到A/D变换器(4)的信号电平的调节信号。
20.如权利要求9-15中任一项所述的电路装置，其特征在于：
所述的调节电路包括一个由逻辑电路(10，11)的输出信号进行控制的多路转换器(15)和一个累加器(16)，
其中，以输入值的形式向所述的多路转换器(15)施加固定的值+1和-1，所述的固定值可以根据所述逻辑电路(10，11)的输出信号值而被接通到所述多路转换器(15)的输出端上，而且
所述的累加器(16)接收由所述多路转换器(15)所接通的输入值，并相应地改变其计数状态，然后根据其计数状态来产生所述放大装置(3)的调节信号。
21.如权利要求20所述的电路装置，其特征在于：
所述的累加器(16)为一种20比特的累加器，其中该累加器(16)的计数状态的高8个比特以调节信号的形式被输入到所述的放大装置(3)中。
22.如权利要求20或21所述的电路装置，其特征在于：
在所述A/D变换器(4)的输出端上连接了一个求绝对值的单元(5)，用于对所述A/D变换器(4)的输出信号求绝对值，
在所述求绝对值的单元(5)的输出端上连接了一个比较器(6)，用于将所述求绝对值的单元(5)所提供的绝对值与一个理论值(SP)进行比较，以及
装设了一个加法器(9)，用于将所述比较器(6)的输出信号与所述累加器(16)的输出信号相加，其中，所述加法器(9)的加法结果以调节信号的形式被输入到所述的放大装置(3)中。
23.如权利要求22所述的电路装置，其特征在于：
所述比较器(6)的输出信号经过低通滤波器(8)被输入到加法器(9)中。
24.如权利要求19-21中任一项所述的电路装置，其特征在于：
选择一个平均变化概率＜50％作为所述A/D变换器(4)的输出信号的被监视比特的变化率理论值(SP)，以便由所述的调节电路(14-16)如此地调节输入到所述A/D变换器(4)的信号电平，使得所述A/D变换器(4)的输出信号的被监视比特平均最大地随着该A/D变换器(4)的每第二个时钟周期(CLK)进行变化。
25.如权利要求24所述的电路装置，其特征在于：
选择一个25％的平均变化概率作为所述A/D变换器(4)的输出信号的被监视比特的变化率理论值(SP)，以便由所述的调节电路(14-16)如此地调节输入到所述A/D变换器(4)的信号电平，使得所述A/D变换器(4)的输出信号的被监视比特平均地按照该A/D变换器(4)的每四个时钟周期(CLK)进行变化。
26.在高频接收机内使用权利要求9-25中任一项所述的电路装置，
其中，由高频接收单元(2)所接收的、并被下混频成基带信号的接收信号经过该电路装置的放大装置(3)而被输入到A/D变换器(4)中，以便转换成数字信号。
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