CN1355609A - 数字本振信号产生方法及其数字控制振荡器 - Google Patents
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Abstract
本发明为一种数字本振信号产生方法及其数字控制振荡器,对查表幅度输出作了改进,将截尾模块输出的相位拆分为高位地址和低位地址;以高位地址作为查表地址查找高位地址存储表得到高位地址值,以低位地址作为查表地址查找低位地址存储表,得到低位地址值;将得到的高位地址值和低位地址值运算并输出。本发明克服了传统本振信号产生方法和数控振荡器存在的表格容量大,占用资源多、存储器功耗太大的缺点。
Description
本发明涉及数字移动通信技术，更具体地指一种数字本振信号产生方法及其数字控制振荡器。
频率合成器是实现频率转换的装置，它广泛应用于产生电子系统的基准频率，其合成的精度和稳定度主要受其参考频率的精度、稳定度以及外围电路的影响。
数字控制振荡器(NCO-Numerical Control Oscillator)是数字信号处理技术发展的产物。它也是用于产生电子系统的基准频率，与传统频率合成器相比，具有频率分辨率很高，频率变换速度很快，频率变换相位连续，相位噪声低，集成度高，体积小，灵活产生多种信号等优点。但由于采用了全数字电路，必定会产生杂散信号，而且杂散多且分布规律难循一直是限制数字控制振荡器技术实际应用的主要因素。在最近几年里，随着数字信号处理技术的不断完善，高速数字技术的迅速发展以及集成工艺水平的提高，加速了数字控制振荡器产品更新换代的步伐。数字控制振荡器的频率分辨率已提高了9个数量级(相位累加起的位数从最初的十几位提高到了40位，目前一般为32位)；从产生单一正、余弦信号到能产生多种调制输出；时钟频率已从几兆赫发展到几十GHz；由于芯片内采用了杂散抑制技术，数字控制振荡器杂散性能已大为提高；频率变换速度已提高到了ns级；控制方式由原来的并行控制发展到串行、并行以及总线等多种控制形式，数字控制振荡器已进入了实用化阶段。
在现代通信电子系统中，数字控制振荡器作为新一代的频率合成器，广泛用于通信电子系统、雷达系统、电子对抗、航空、航海等领域。
传统的数字控制振荡器基本工作原理如图1所示：由输出频率的频率控制码进行相位累加，得到每个相位的查找三角幅度表，其输出就是该输出频率的SIN或COS信号输出形式。其数字控制振荡器基本结构如图2所示：频率控制码101单元产生一个对应输出频率的累加步长，以采样频率在相位累加器102单元中进行累加，查正余弦表幅度输出单元105内存储着对应(0～2pi)相位的SIN/COS值。累加得到的相位值作为查表地址去查询正余弦幅度输出表，就得到相应输出频率的数字化正余弦幅度值。其中的103单元是相位抖动单元，和105内部的幅度抖动一样，作为有效抑制杂散的一种方式。由于单元105中的ROM表格容量所限，104单元是将加入了相位抖动的原相位位数截取一段，即能够减少ROM容量，降低资源消耗，又能够保持高的查表精度和无杂散动态范围性能。
上述的传统数字控制振荡器中存在的缺点是：假如寻址相位为18bit，则需要I/Q两张表格为2*2＾18＝524288bit存储单元，因此表格容量太大，导致系统资源ROM表存储量巨大，功耗过高，不适合高速工作。
为此，本发明的目的是针对传统数字控制振荡器中存在的上述缺点，提出一种具有占用芯片面积少、功耗小、更具有实用性的数字本振信号产生方法及数字控制振荡器。
为了实现上述目的，本发明采用如下技术方案：
本发明数字本振信号产生方法为基于一数字控制振荡器，包括频率控制字单元、累加器、相位抖动单元、加法器、截尾模块单元、查表幅度输出单元，该方法包括以下步骤：
频率控制字单元产生一个对应输出频率的累加步长，并由累加器对累加步长进行累加；
由相位抖动单元产生抖动信号；
将所述累加步长的累加结果和抖动信号输入到加法器进行加法运算得到相加相位；
截尾模块单元将加法运算得到的相加相位位数截取一段后输入查表幅度输出单元；
查表幅度输出单元将截尾模块单元输出的相位进行运算后输出数字本振信号的同相分量和正交分量；
其中，查表幅度输出单元对截尾模块单元输出的相位进行运算进一步包括以下步骤：
将截尾模块单元输出的相位拆分为高位地址和低位地址；
以所述的高位地址作为查表地址查找高位地址正弦、余弦存储表得到高位地址正弦值和高位地址余弦值，以所述的低位地址作为查表地址查找低位地址正弦、余弦存储表得到低位地址正弦值和低位地址余弦值；
将得到的高位地址正弦、余弦值和低位地址正弦、余弦值按三角函数公式运算并输出数字本振信号的同相分量和正交分量。
本发明的数字控制振荡器包括频率控制字单元、相位累加器单元、加法器、相位抖动单元、截尾模块单元、查表幅度输出单元，频率控制字单元产生一个对应输出频率的累加步长并输入至相位累加器单元，相位累加器单元对该输出频率的累加步长进行累加后输入至加法器，并与相位抖动单元产生的相位抖动信号相加，截尾模块单元对加法器输出的相加相位位数截取一段后输入至查表幅度输出单元，查表幅度输出单元输出数字本振信号的同相分量和正交分量，
其中，所述的查表幅度输出单元包括查表相位拆分模块、高位地址存储表、低位地址存储表、三角逻辑运算单元，查表相位拆分模块将截尾模块单元的输出拆分为高位地址和低位地址，作为查表地址分别查找高位地址存储表得到高位地址值以及查找低位地址存储表得到低位地址值，三逻辑运算单元按三角函数公式将得到的高位地址值、低位地址并输出数字本振信号的同相分量和正交分量。
上述的高位地址存储表包括高位地址正弦存储表和高位地址余弦存储表；
上述的低位地址存储表包括低位地址正弦存储表和低位地址余弦存储表。
由于本发明采用上述的数字本振信号产生方法，在查表幅度输出单元对截尾模块单元输出的相位进行运算时，将截尾模块单元输出的相位拆分为高位地址和低位地址；
以所述的高位地址作为查表地址查找高位地址正弦、余弦存储表得到高位地址正弦值和高位地址余弦值，以所述的低位地址作为查表地址查找低位地址正弦、余弦存储表得到低位地址正弦值和低位地址余弦值；
将得到的高位地址正弦、余弦值和低位地址正弦、余弦值按三角函数公式运算并输出数字本振信号的同相分量和正交分量。
依照本发明的方法所得到的数字控制振荡器，在查表幅度输出单元包括了包括查表相位拆分模块、高位地址存储表、低位地址存储表、三角逻辑运算单元，查表相位拆分模块将截尾模块单元的输出拆分为高位地址和低位地址，作为查表地址分别查找高位地址存储表得到高位地址值以及查找低位地址存储表得到低位地址值，三逻辑运算单元按三角函数公式将得到的高位地址值、低位地址并输出数字本振信号，而高位地址存储表包括高位地址正弦存储表和高位地址余弦存储表、低位地址存储表包括低位地址正弦存储表和低位地址余弦存储表。用四个容量很小的表格代替了原大容量表格，克服了传统数控振荡器由于表格容量大，占用资源多，并导致表中的存储器功耗太大的缺点，与传统的数控振荡器相比，它具有以下优点：
1、大大地降低了存储器的容量和减少了资源，并降低了功耗；
2、解决了存储器由于过大所造成功耗高而不适合高速工作的缺陷，提高了数控振荡器的实用性，并扩展了其应用范围；
3、抑制杂散效果佳，可高达约120dB；
4、采用全数字方式，产生的信号质量好，具有较高的准确度。
下面结合附图和实施例，对本发明的数字本振信号产生方法和数字控制振荡器作一详细地说明：
图1为传统数字控制振荡基本原理框图。
图2为传统的数字控制振荡器结构示意框图。
图3为本发明的数字控制振荡器结构示意框图。
图4利用本发明数字控制振荡器所得到的信号功率谱图。
本发明基于传统数字本振信号产生方法和振荡器的基础上，数字本振信号产生是基于一数字控制振荡器，包括频率控制字单元、累加器、相位抖动单元、加法器、截尾模块单元、查表幅度输出单元，该方法包括以下步骤：
频率控制字单元产生一个对应输出频率的累加步长，并由累加器对累加步长进行累加；
由相位抖动单元产生抖动信号；
将所述累加步长的累加结果和抖动信号输入到加法器进行加法运算得到相加相位；
截尾模块单元将加法运算得到的相加相位位数截取一段后输入查表幅度输出单元；
查表幅度输出单元将截尾模块单元输出的相位进行运算后输出数字本振信号的同相分量和正交分量；
在查表幅度输出单元对截尾模块单元输出的相位进行运算中，进一步包括以下步骤：
将截尾模块单元输出的相位拆分为高位地址和低位地址；
以所述的高位地址作为查表地址查找高位地址正弦、余弦存储表得到高位地址正弦值和高位地址余弦值，以所述的低位地址作为查表地址查找低位地址正弦、余弦存储表，得到低位地址正弦值和低位地址余弦值；
将得到的高位地址正弦、余弦值和低位地址正弦、余弦值按三角函数公式运算并输出数字本振信号的同相分量和正交分量。
请参阅图3所示，依照本发明的方法而设计的数字控制振荡器包括频率控制字单元101、相位累加器单元102、加法器106、相位抖动单元103、截尾模块单元104、查表幅度输出单元105，频率控制字单元101产生一个对应输出频率的累加步长并输入至相位累加器单元102，相位累加器单元102对该输出频率的累加步长进行累加后输入至加法器106，并与相位抖动单元103产生的相位抖动信号相加，截尾模块单元104对加法器106输出的相加相位位数截取一段后输入至查表幅度输出单元105。
所述的查表幅度输出单元105包括查表相位拆分模块104、高位地址存储表201、低位地址存储表202、三角逻辑运算单元203，查表相位拆分模块204将截尾模块单元104的输出拆分为高位地址和低位地址，作为查表地址分别查找高位地址存储表201得到高位地址值以及查找低位地址存储表202得到低位地址值，三逻辑运算单元203按三角函数公式进行三角和运算后得到的高位地址值、低位地址值，并输出数字本振信号的同相分量I和正交分量Q。
在图3中，
所述的高位地址存储表201包括高位地址正弦存储表和高位地址余弦存储表，即，高位地址正弦存储表和高位地址余弦存储表合并在一张位高位地址存储表201中，
所述的低位地址存储表202包括低位地址正弦存储表和低位地址余弦存储表，即，低位地址正弦存储表和低位地址余弦存储表合并于一张低位地址存储表202中。
上述的查表相位拆分模块的基本原理是以三角和公式为基础的：
cos(ψ)＝cos(H+L)＝cosH×cosL-sinH×sinL
sin(ψ)＝sin(H+L)＝sinH×cosL+cosH×sinL
首先，生成容量分别为2＾Hi和2＾Low的四张小容量存储表：即SIN-H、COS-H、SIN-L、COS-L四张小表格。
高位地址存储表201中包括了SIN-H和COS-H两张小表，低位地址存储表202中则包括了SIN-L和COS-L两张小存储表，在相位累加器单元102中计算得到查表相位值W后，将直接寻址幅度表的Np(bit)相位W拆分成两部分：高相位H(Hi bit)和低相位L(Low bit)，以此为地址，分别查找对应的四张小存储表，可得到高相位H与低相位L的SIN/COS值。最后，根据相位W＝H+L以及三角和公式，将从四张小存储表中寻址到COS/SIN值后，在三角逻辑运算单元203进行对应的三角和运算操作，就可得到总相位W的COS/SIN值，也就是所需要的同相I分量和正交Q分量，完成了整个数字控制振荡器的频率幅度值输出。
利用本发明的数字控制振荡器后，可达到很高的压缩比。假如原寻址相位为18bit，则需要同相/正交(I/Q)两张表格为2*2＾18＝524288bit存储单元。采用三角对称以及拆分后，四张小容量表格一共只需要约768bit存储单元，压缩比高达682∶1，无疑是大大的节省了系统资源，克服了传统数控振荡器由于存储表容量太大，而导致系统资源存储表表存储量巨大，功耗过高，不适合高速工作的缺陷，同时，抑制杂散动态范围SFDR可达到约120dB。从而提高了数字控制控制振荡器的实用性并扩展了应用领域，可广泛用于通信电子系统、雷达系统、电子对抗、航空、航海等领域中作为数字频率合成器。
本发明的数字控制振荡器经过仿真研究验证，其频谱特性如图4所示。该图是输出频率＝15MHz的功率谱。纵坐标为功率谱密度，单位dB，横坐标为频率范围，单位MHz。此时，数字控制振荡器的抑制杂散动态范围SFDR＝119.3dB。
Claims (3)
1、一种数字本振信号产生方法，基于一数字控制振荡器，包括频率控制字单元、累加器、相位抖动单元、加法器、截尾模块单元、查表幅度输出单元，该方法包括以下步骤：
频率控制字单元产生一个对应输出频率的累加步长，并由累加器对累加步长进行累加；
由相位抖动单元产生抖动信号；
将所述累加步长的累加结果和抖动信号输入到加法器进行加法运算得到相加相位；
截尾模块单元将加法运算得到的相加相位位数截取一段后输入查表幅度输出单元；
查表幅度输出单元将截尾模块单元输出的相位进行运算后输出数字本振信号的同相分量和正交分量；
其特征在于，查表幅度输出单元对截尾模块单元输出的相位进行运算进一步包括以下步骤：
将截尾模块单元输出的相位拆分为高位地址和低位地址；
以所述的高位地址作为查表地址查找高位地址正弦、余弦存储表得到高位地址正弦值和高位地址余弦值，以所述的低位地址作为查表地址查找低位地址正弦、余弦存储表，得到低位地址正弦值和低位地址余弦值；
将得到的高位地址正弦、余弦值和低位地址正弦、余弦值按三角函数公式运算并输出数字本振信号的同相分量和正交分量。
2、一种数字控制振荡器，包括频率控制字单元、相位累加器单元、加法器、相位抖动单元、截尾模块单元、查表幅度输出单元，频率控制字单元产生一个对应输出频率的累加步长并输入至相位累加器单元，相位累加器单元对该输出频率的累加步长进行累加后输入至加法器，并与相位抖动单元产生的相位抖动信号相加，截尾模块单元对加法器输出的相加相位位数截取一段后输入至查表幅度输出单元，查表幅度输出单元输出数字本振信号的同相分量和正交分量，其特征在于：所述的查表幅度输出单元包括查表相位拆分模块、高位地址存储表、低位地址存储表、三角逻辑运算单元，查表相位拆分模块将截尾模块单元的输出拆分为高位地址和低位地址，作为查表地址分别查找高位地址存储表得到高位地址值以及查找低位地址存储表得到低位地址值，三逻辑运算单元按三角函数公式将得到的高位地址值、低位地址并输出数字本振信号的同相分量和正交分量。
3、如权利要求2所述的数字控制振荡器，其特征在于：
所述的高位地址存储表包括高位地址正弦存储表和高位地址余弦存储表；
所述的低位地址存储表包括低位地址正弦存储表和低位地址余弦存储表。
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Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103036536A (zh) * | 2012-12-04 | 2013-04-10 | 南京中兴特种软件有限责任公司 | 全数字式数控振荡器 |
| CN103036536B (zh) * | 2012-12-04 | 2016-02-24 | 南京中新赛克科技有限责任公司 | 全数字式数控振荡器 |
| CN103488245A (zh) * | 2013-07-26 | 2014-01-01 | 广州昂宝电子有限公司 | Dds中的相位幅度转换方法以及装置 |
| CN103488245B (zh) * | 2013-07-26 | 2016-12-07 | 广州昂宝电子有限公司 | Dds中的相位幅度转换方法以及装置 |
| CN107943204A (zh) * | 2017-12-08 | 2018-04-20 | 广州海格通信集团股份有限公司 | 数字频率合成方法以及装置 |
| CN110568411A (zh) * | 2018-12-03 | 2019-12-13 | 北京遥感设备研究所 | 一种宽带雷达波形发生器及实现方法 |
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