CN1335684A - 一种高速Turbo码解码器 - Google Patents
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Abstract
一种高速Turbo码解码器,其特点是,包括:一解打孔器,一存储器单元,两交织器,一产生正常顺序软信息数据的解交织器,三选择器,一可对信息数据进行解码运算、产生新的软信息数据的计算单元,一在迭代结束后产生正常顺序软信息的解交织器,以及一产生最终解码输出的硬判决单元。SISO模块的输入端采用输入选择器选通X/Y0/Y1/Z或X′/Y0′/Y1′/Z′输入,使Turbo码解码迭代的二次SISO运算在同一SISO模块中完成,从而使硬件规模大大降低。
Description
本发明涉及无线移动通信移动系统中的Turbo码译码器，特别涉及一种基于为减小实现资源而采用的单软输入软输出(SISO)单元的高速Turbo码解码器。
在无线通信系统中，由于传输介质的不均匀性和不稳定性，传输的信号会受到时间扩散、衰落等于扰影响，造成接收的比特有随机性的差错。为了防止信道噪声的干扰影响，需要采用一定的方式来提高信息的传送可靠性和有效性。通过增加冗余度来降低误码率的纠错编码方法，被时间证明是一类有效可靠的重要手段。特别在移动通信和卫星通信系统中，纠错码得到广泛的技术应用。
Turbo码被证明是一种纠错能力很强的码。它的编码器是由两个或多个子编码器通过串联或并联的级联方式构成的，通常较普遍的Turbo码编码器是由两个卷积码编码器并联而成，输入信息位一路直接送入子编码器1，另一路经过交织器后送入子编码器2编码，编完后的数据再经过打孔器打孔调制到合适的码率输出。在cdma2000提案中建议的Turbo码编码器是由两个RSC卷积码子编码器并联而构成的，如附图1所示。
附图1是cdma2000和WCDMA提案中的Turbo码编码器的结构，包括：上下两个子编码器14和16，一个编码器内部的交织器12，以及一打孔器18。交织器12的作用是对输入数据的顺序进行重新编排，目的是调整权重的分布，使得子编码器16输入比特流的权重分布与子编码器14的不同；打孔器18，可对两个子编码器输出的六路比特进行打孔抽样和并串转换。
卷积码编码器通常用(n0，k0，m)来表示特征，n0是输出比特，k0是输入比特，m是寄存器个数。K表示约束长度，即为卷积码内部移位寄存器的个数m加1。cdma2000提案中Turbo码子(3，1，4)RSC(回归系统卷积码)编码器如附图2所示。
附图2是cdma2000提案中的Turbo码编码器中子编码器的结构。它是一个R＝1/3码率的回归系统卷积码编码器，简写为RSC。包括：移位寄存器21和尾比特控制器24以及模2加法器22等；移位寄存器一共有三个，所以m＝3，K＝4。当一帧数据输入完毕后，需要对寄存器清零，这时将尾比特控制器开关切换到下方，通过三个节拍，将三个寄存器内的比特作为输入依次清零。
WCDMA提案中的Turbo码编码器的RSC子编码器于附图2的相似，只是没有Y1的输出端，也就是(2，1，3)的RSC。
Turbo码的解码可以采用最大似然法译码，也可以采用最大后验概率译码算法，这两种方法在Turbo解码中都用于递归迭代方式。附图3是一种通用的Turbo解码器结构，包括：SISO-1、SISO-2两个软输入软输出解码器32、33，两个交织器34、45，两个解交织器36、37，一解打孔器31以及一符号判决器38。根据译码算法的不同主要分为最大后验概率译码(MAP)和最大似然译码(SOVA)。31是解打孔装置，对应于打孔器的逆操作。解交织器36、37对应于交织器的逆操作，还原交织前的顺序。35是交织器，与附图1中的12相同。符号判决器38的作用是，当输入数据大于0时，输出1；当输入数据小于0时，输出0。
Turbo码解码是一种递归迭代方式的解码过程，根据附图3的Turbo码解码结构，每次迭代解码需要进行二次的SISO运算，SISO-1解码器32的输入是接收端解打孔后的信息位数据X、子编码器14(结合图1)的校验位数据Y0/Y1和SISO-2解码器33输出的软信息Z，输出经过交织做为SISO-2解码器33的软信息输入；SISO-2解码器33的输入是接收端解打孔并交织后的信息位数据X′、子编码器16(结合图1)的校验位数据Y0′/Y1′和SISO-1解码器32输出的软信息Z′，当迭代结束条件不满足时输出经过解交织做为SISO-1解码器32的软信息输入，而当满足迭代结束条件时，输出经过硬判决做为Turbo解码输出。递归迭代的次数根据译码要求的性能决定。
根据附图3结构，Turbo解码器需要二个SISO计算单元，而该软输入软输出计算单元SISO-132和SISO-233是完全相同的两个处理单元，具有硬件规模大、制作成本高的缺点。
本发明的目的是为了克服现有Turbo解码器的缺点，而提出的一种根据cdma2000和WCDMA提案Turbo码实施要求而设计的一种采用单SISO结构的Turbo码解码器，从而大大减小了Turbo码解码器的实现规模。
实现本发明目的的技术方案是：一种高速Turbo码解码器，其特点是，包括：一个用于将编码的信息数据和校验数据分离的解打孔器，一个用于存储接收端接收的信息数据的存储器单元，一个用于产生交织信息数据的第一交织器，一个用于产生交织软信息数据的第二交织器，一个用于产生正常顺序软信息数据的第一解交织器，三个用于选择信息数据的选择器，一个用于对信息数据、校验数据和软信息数据进行解码运算而产生新的软信息数据的计算单元，一个用于在迭代结束后产生正常顺序软信息的第二解交织器，以及一个用于产生最终解码输出的硬判决单元；
所述的存储器单元包括：一个用于存储信息数据的存储器A，一个用于存储接收端接收的子编码器1的校验数据Y的存储器B，一个用于存储接收端接收的子编码器2的校验数据Y’的存储器C，以及一个初值为0、用于存储迭代过程中产生的软信息数据的存储器D；
所述的选择器包括：一个用于选择信息数据或交织信息数据的选择器A，一个用于选择子编码器1校验数据或子编码器2校验数据的选择器B，一个用于选择软信息数据(解交织)或交织软信息数据的选择器C；
经解打孔器输出的信号分别连接到存储器A、B、C；从存储器A输出两路信息，一路连接到选择器A，另一路经第一交织器后再输出到选择器A；从存储器B和存储器C分别输出一信号到选择器B；从产生新的软信息数据的计算单元输出一软信息数据到存储器D，其输出信号经第一解交织器或第二交织器后连接到选择器C；该三个选择器信号输入到计算单元，计算单元输出的软数据信号或反馈到存储器D，或直接通过第二解交织器后再经硬判决单元判决后输出。
由于本发明采用了以上的技术方案，SISO模块的输入端采用输入选择器选通X/Y0/Y1/Z或X′/Y0′/Y1′/Z′输入，使Turbo码解码迭代的二次SISO运算在同一SISO模块中完成，从而使硬件规模大大降低。
本发明的具体特征和性能由以下的实施例及其附图进一步给出。
附图1是已有技术cdma2000和WCDMA系统的Turbo码编码器结构示意图。
附图2是已有技术cdma2000系统的Turbo码编码器中子编码器结构示意图。
附图3是已有技术Turbo码的解码器结构示意图。
附图4是本发明Turbo码解码器的结构示意图。
请参阅图4，本发明Turbo码解码器包括：一个将编码的信息数据和校验数据分离的解打孔器41，一个用于存储接收端接收的信息数据的存储器单元42，两个分别用于产生交织信息数据和产生交织软信息数据的第一、第二交织器43、45，一个用于产生正常顺序软信息数据的解交织器44，三个用于选择信息数据的选择器46、47、48，一个用于对信息数据、校验数据和软信息数据进行解码运算，一个产生新的软信息数据的计算单元49，一个用于在迭代结束后产生正常顺序软信息的解交织器50，以及一个用于产生最终解码输出的硬判决单元51。存储器单元42包括：一个用于存储信息数据的存储器A42a，一个用于存储接收端接收的子编码器1的校验数据Y的存储器B42b，一个用于存储接收端接收的子编码器2的校验数据Y’的存储器C42c，以及一个初值为0、用于存储迭代过程中产生的软信息数据的存储器D42d。选择器包括：一个用于选择信息数据或交织信息数据的选择器A46，一个用于选择子编码器1校验数据或子编码器2校验数据的选择器B47，一个用于选择软信息数据(解交织)或交织软信息数据的选择器C48。
从信道接收编码器的信号经解打孔器41后分别输出到存储信息数据X的存储器A42a、存储校验数据Y的存储器B42b和存储数据Y’的存储器C42c；从存储信息数据X的存储器A42a输出两路信息，一路到用于选择信息数据或交织信息数据的选择器A46，另一路经第一交织器43后再到用于选择信息数据或交织信息数据的选择器A46；从存储校验数据Y的存储器B42b和存储数据Y’的存储器C42c的信号输出到选择子编码器1校验数据或子编码器2校验数据的选择器B47；从产生新的软信息数据的计算单元49输出的软信息数据到软信息数据的存储器D42d，其输出到第一解交织器44和第二交织器45，然后输出到选择软信息数据(解交织)或交织软信息数据的选择器C48；从三个选择器输出的信息再通过产生新的软信息数据的计算单元49输出到第二解交织器50，再通过产生最终解码输出的硬判决单元51判决后输出。
解打孔器41对应于编码器打孔器18的逆操作，Turbo码编码器产生的数据是信息位X、子编码器1校验位Y、子编码器2校验位Y′串行传输，在解码端需要将串行数据分解出来单独存放。存储器单元42存储Turbo码迭代解码过程中需要数据，其中存储器A42a存储信息数据X，存储器B42b存储子编码器1的校验位Y，存储器C42c存储子编码器2的校验位Y′，存储器D42d存储迭代过程中产生的软信息Z。存储器A42a、存储器B42b、存储器C42c采用乒乓结构，这样解码器在进行解码计算的同时还可以正常接收信道数据，从而提高解码处理效率。软输入软输出处理单元49，可以采用SOVA、MAP、LOG-MAP或MAX-LOG-MAP算法中的任意一种。在本发明中，无论交织、交织解码都在SISO计算单元49中完成。在计算单元49的输入端有三个选择器，选择器A46对接收存储在存储器A42a中的信息数据X和经过交织器43的交织信息数据X′进行选择，选择器B47对接收存储在存储器B42b中的子编码器1产生校验数据Y和接收存储在存储器C42c中的子编码器2产生校验数据Y′进行选择，选择器C48对前次SISO运算产生的存储在存储器42d中软信息Z进行交织、解交织选择。当迭代满足设计指定的条件(如迭代次数)后，硬判决单元51对经过第二解交织器50的软信息进行硬判决，得到最后的解码输出。
对于设计迭代次数为三次的Turbo码解码器，在解打孔器将接收到的一帧信号存储在存储器A、存储器B、存储器C完毕后，软输入软输出SISO计算单元开始工作，第一次迭代第一次SISO运算时选择器A、选择器B、选择器C选择通路I，SISO计算单元处理X、Y和初值为0的Z数据，运算完毕后，软信息存入存储器D，开始第一次迭代第二次SISO运算，此时选择器A、选择器B、选择器C选择通路II，SISO计算单元处理交织后的X、Y′和交织后的Z，运算完毕后软信息写回存储器D，第一次迭代计算完毕。第二次迭代第一次SISO运算时，选择器A、选择器B、选择器C选择通路I，SISO计算单元处理X、Y和解交织后的Z数据，运算完毕后软信息写回存储器D，开始第二次迭代第二次SISO运算，选择器A、选择器B、选择器C选择通路II，SISO计算单元处理交织后的X、Y′和交织后的Z，运算完毕后软信息写回存储器D，第二次迭代计算完毕。第三次迭代第一次SISO运算时，选择器A、选择器B、选择器C选择通路I，SISO计算单元处理X、Y和解交织后的Z数据，运算完毕后软信息写回存储器D，开始第三次迭代第二次SISO运算，选择器A、选择器B、选择器C选择通路II，SISO计算单元处理交织后的X、Y′和交织后的Z，由于第三次迭代是设计的最后一次迭代，因此第三次迭代第二次SISO运算产生的软信息经过第二解交织器和硬判决单元后做为解码结果输出，第三次迭代计算完毕，一帧解码完毕，存储器A、存储器B、存储器C进行乒乓切换，开始下一帧解码。
Iurbo解码器的整个实现结构基于递归迭代算法，所用的解码时间是2*迭代次数的SISO的计算时间，而一次迭代中的二次SISO计算共享同一电路，对于一帧数据可以达到与二块SISO运算电路同样的解码时间和解码性能，大大降低了实现规模。
本发明适用于W-CDMA和cdma2000协议所制定的Turbo码解码。
Claims (1)
1、一种高速Turbo码解码器，其特征在于，包括：一个用于将编码的信息数据和校验数据分离的解打孔器(41)，一个用于存储接收端接收的信息数据的存储器单元(42)，一个用于产生交织信息数据的第一交织器(43)，一个用于产生交织软信息数据的第二交织器(45)，一个用于产生正常顺序软信息数据的第一解交织器(44)，三个用于选择信息数据的选择器(46、47、48)，一个用于对信息数据、校验数据和软信息数据进行解码运算而产生新的软信息数据的计算单元(49)，一个用于在迭代结束后产生正常顺序软信息的第二解交织器(50)，以及一个用于产生最终解码输出的硬判决单元(51)；
所述的存储器单元(42)包括：一个用于存储信息数据的存储器A(42a)，一个用于存储接收端接收的子编码器1的校验数据Y的存储器B(42b)，一个用于存储接收端接收的子编码器2的校验数据Y’的存储器C(42c)，以及一个初值为0、用于存储迭代过程中产生的软信息数据的存储器D(42d)；
所述的选择器包括：一个用于选择信息数据或交织信息数据的选择器A(46)，一个用于选择子编码器1校验数据或子编码器2校验数据的选择器B(47)，一个用于选择软信息数据(解交织)或交织软信息数据的选择器C(48)；
经解打孔器(41)输出的信号分别连接到存储器A(42a)、存储器B(42b)、存储器C(42c)；从存储器A(42a)输出两路信息，一路连接到选择器A(46)，另一路经第一交织器(43)后再输出到选择器A(46)；从存储器B(42b)和存储器C(42c)分别输出一信号到选择器B(47)；从产生新的软信息数据的计算单元(49)输出一软信息数据到存储器D(42d)，其输出信号经第一解交织器(44)或第二交织器(45)后连接到选择器C(48)；该三个选择器信号输入到计算单元(49)，其输出的软数据信号或反馈到存储器D(42d)，或直接通过第二解交织器(50)后再经硬判决单元(51)判决后输出。
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