CN1142629C - 用于特博码的解码方法及其解码器 - Google Patents

Abstract

本发明公开了一种用于特博码的软输入软输出子解码方法及其解码器，该方法通过将判决的可靠性作为软信息输出，采用多条并行路径回溯，以及一次窗口的回溯输出多个软输出；解码器包括分支度量计算、加比选计算、路径存储、差值存储器、状态度量存储器、回溯处理器、符号调制、归一化、控制器，本发明能有效地克服现有SOVA译码器存在L’长度不够大、不能保证译码的软信息正确缺点。可在低信噪比的恶劣信道环境下保持良好的高速解码效果。

Description

用于特博码的软输入软输出子解码方法及其解码器

本发明涉及通信领域中的信道编解码技术，特别涉及无线移动通信移动系统中的用于特博码的软输入软输出子解码方法及其解码器。

在无线通信系统中，由于传输介质的不均匀性和不稳定性，传输的信号会受到时间扩散、衰落等干扰影响，造成接收的比特有随机性的差错。为了防止信道噪声的干扰影响，需要采用一定的方式来提高信息的传送可靠性和有效性。通过增加冗余度来降低误码率的纠错编码方法，被时间证明是一类有效可靠的重要手段。特别在移动通信和卫星通信系统中。纠错码得到广泛的技术应用。

卷积码是一种纠错码，它是将信息在一个字块内编码的码并且前面的字块信息影响当前字块。卷积码是以码率R和约束长度K为特征的，码率R是指一个信息位比特经过编码后由几个比特来表示；约束长度K是指确定区段信息比特影响的范围，同时K＝m+1，m是卷积码内部移位寄存器的个数。卷积码内部可以有多个状态，状态数为2^K-1。编码器的结构决定了当前比特和前面比特的关系，可以由多项式表示。如图1的卷积码编码器是cdma2000和WCDMA提案中Turbo(特博)码编码器采用的卷积码结构，可以由下面的多项式表示： $G\left(D\right)=\[1,\frac{n_0\left(D\right)}{d\left(D\right)},\frac{n_1\left(D\right)}{d\left(D\right)}\]$ $d\left(D\right)=1+D^2+D^3,n_0\left(D\right)=1+D+D^3,n_1\left(D\right)=1+D+D^2+D^3---\left(1\right)$

该图是cdma2000提案中的Turbo码编码器中的子编码器的结构。它是一个R＝1/3码率的回归系统卷积码编码器，简写为RSC。11是移位寄存器，一共有三个移位寄存器，所以m＝3，K＝4。12是模2加法器，13是尾比特控制结构，当一帧数据输入完毕后，需要对11寄存器清零，这是将尾比特控制器开关切换到下方，通过三个节拍，将三个寄存器内的比特作为输入依次清零。

卷积码译码器是一种通过最大似然法对用卷积码编码的码字进行译码的装置。维特比译码器通过将已知确定的编码器、编码状态和接收到的码字状态进行比较，选择最接近的编码路径，来对所选路径传送的信息进行译码。

卷积码编译码对信道干扰造成的误码有一定的纠错能力。由两个卷积码编码器并行级联构成的Turbo码编码器和解码方法与卷积码的纠错能力相比有很大的提高。1993年，Berrou、Glavieux和Thitimajshima提出了一种接近信息论中著名的香农限的纠错码Turbo码，在码率为1/2的情况下，能够在Eb/N0＝0.7dB下达到10E-5的误码率。由于Turbo码优越的性能，在第三代移动通信系统的cdma2000提案和W-CDMA提案中，都将它作为未来数据业务中取代卷积码的纠错码。在卫星宇航飞船等深空通信中，Turbo码也将取代传统的级联码。

Turbo码的编码器由两个子编码器并行级联或串行级联组成，子编码器可以是卷积码编码器、乘积码等，信息一方面直接输入子编码器1，同时经过一个交织器后输入子编码器2，子编码器1和子编码器2的编码输出再经过一个打孔器打孔后输出。图2给出了子编码器采用图1的并行级联Turbo码编码器，这也是cdma2000和WCDMA提案中的Turbo码编码器结构。

图2是cdma2000和WCDMA提案中的Turbo码编码器的结构。21和22分别是上下两个子编码器。23是编码器内部的交织器，其作用是对输入数据的顺序进行重新编排，目的是调整权重的分布，使得子编码器2输入比特流的权重分布与子编码器1的不同。24是打孔器，对两个子编码器输出的六路比特进行打孔抽样和并串转换。

Turbo码的解码采用递归迭代方式。图3是采用这种方式的Turbo码解码器的结构，其中，33，34是指软输入软输出解码器SISO。根据译码算法的不同主要分为最大后验概率译码和最大似然译码。本发明所涉及的是后一种算法。31是解打孔装置，对应于编码器中的打孔器24的逆操作。32是解交织器，对应于编码器中交织器23的逆操作，还原交织前的顺序。35是符号判决器，当输入数据大于0时，输出1；当输入数据小于0时，输出0；输入的数据中没有等于0的情况。

美国专利号US5406570、名称为“具有判决权重的卷积码最大似然解码方法和相关的解码器”(Method for a Maximum Likelihood Decod-ing of a ConvolutionalCode with Decision Weighting，and Corresponding Decoder)公开了一种软输出维特比算法(SOVA)译码器的结构，在长度为L的第一个网格图和长度为L’的第二个网格图维特比回溯的基础上，从L点开始寻找L点的并行回溯路径。在长度为L’的第二个网格图内，幸存路径的硬判决S_k和并行路径的硬判决S_k’不相等时，就做公式(2)的运算，

             llr＝min(llr′，Mdiff_k)            (2)

(2)其中llr是这次更新的软信息值，llr’是上次更新的软信息值，Mdiff_k是节点k处幸存路径上判决S_k的累计路径度量值和判决1-S_k的累计路径度量值之差。为了使并行回溯的时间不至于太长，通常L’＝0.5L。

这种SOVA译码器存在这样三个缺点：

第一是L’长度不够大，如同维特比译码时回溯的长度必须达到5~10倍的寄存器长度m一样，L’必须足够大才能保证译码的软信息正确。

第二是虽然第二个网格图里只进行了一次并行路径的回溯，将路径上每个节点按公式(2)比较的结果存放在移位寄存器组内，通过一次次滑动比较输出结果，但是这种方法是基于窗口滑动一个节点后，输出一个老的数据，接收一个新的数据后，原来网格图1和网格图2里的幸存路径未变化的假设。这种假设只有在一窗的长度等于帧长时才能保证100％的正确，或者在窗长很长和信道情况比较好的情况下才能有比较高的可靠性，而实际情况往往无法满足以上两点。

第三是在对应第二个网格图，需要虽然每次只解出一个节点的硬判决S_k和相应的软信息后，但是需要有一组长度等于网格图2的寄存器组来保留中间软信息，由于软信息通常精度要求比较高，所以需要消耗大量的寄存器资源。

为此，本发明的目的是针对上述美国专利号US5406570所公开的软输出维特比算法(SOVA)译码器存的缺点，提出另一种用于Turbo码的软输入软输出子解码方法及其解码器，以提高基于SOVA算法的Turbo码解码器的解码精度和解码速度，使之能在低信噪比的恶劣信道环境下保持良好的解码效果和进行高速解码。

为了实现上述目的，本发明采用如下技术方案，

其解码方法为：该方法基于软输出维特比算法，通过将判决的可靠性作为软信息输出，采用多条并行路径回溯，以及一次窗口的回溯输出多个软输出，该方法进一步包括如下步骤：

a，对于一次窗口内的所有节点的每个状态都计算分支度量值、每个状态的状态度量值、以及状态度量值之差；

b，通过加比选计算出维特比回溯起点的具有最大状态度量值的状态；

c，从所述的状态开始维特比回溯，找到幸存路径和每个节点上的硬判决；

d，从某一点开始软信息的回溯；

e，在回溯长度达到一定的值时，开始输出该节点到窗尾这段长度内的软信息和硬判决；

f，某节点软信息回溯结束后，如果并行路径上的硬判决与幸存路径上的硬判决不同，作软信息更新，然后再从下个节点开始下一次软信息回溯和更新，依此重复进行软信息回溯，一直到窗尾；

g，将软信息经过与硬判决调制后作为软输出。

其解码器为：该解码器包括分支度量计算单元、加比选计算单元、路径存储单元、差值存储器单元、状态度量存储器单元、回溯处理器单元、符号调制单元、归一化单元、控制器单元，其中，

加比选计算单元用来计算分支路径度量和之前该路径上的累计路径度量值之和得到当前某状态的两个累计路径度量值和它们的绝对差值并加以比较，保留累计路径度量值大的那条路径和累计路径度量值，将其送入路径存储器和状态度量存储器，并将该状态上计算得到的两个累计路径度量值之绝对差值送入差值存储器；

控制器是控制上述各个单元之间的传输联络；

回溯处理器做维特比回溯和软信息回溯两部分的运算；

符号调制单元将软输出绝对值与硬判决结合起来；

归一化单元是将软输出信息归一化，作为下一次迭代的外赋交织前的信息。

由于本发明的方法基于软输出维特比方法，通过将判决的可靠性作为软信息输出，还采用了多条并行路径回溯，以及一次窗口的回溯输出多个软输出；在解码器的结构上，采用加比选计算单元来计算分支路径度量和之前该路径上的累计路径度量值之和得到当前某状态的两个累计路径度量值和它们的绝对差值并加以比较，将其送入路径存储器和状态度量存储器，并将该状态上计算得到的两个累计路径度量值之绝对差值送入差值存储器；回溯处理器做维特比回溯和软信息回溯两部分的运算；符号调制单元将软输出绝对值与硬判决结合起来。因此本发明能有效地克服现有的SOVA译码器存在的L’长度不够大、不能保证译码的软信息正确，只有在假设理想的条件、以及要消耗大量的寄存器资源的下才能保证解码的精度和可靠性缺点。本发明可在低信噪比的恶劣信道环境下保持良好的解码效果和较高速地进行解码。

下面结合附图和实施例，对本发明的解码方法和解码器作进一步地详细说明：

图1为cdma2000和WCDMA提案中的Turbo码编码器中的子编码器的结构示意图。

图2为cdma2000和WCDMA提案中的Turbo码编码器的结构示意图。

图3为现有的Turbo码解码器原理方框示意图。

图4为图3中的SISO单元原理结构方框示意图。

图5为图3中分支度量计算单元电路原理方框示意图。

图6为本发明的解码方法原理示意图。

图7为本发明的解码器中的回溯处理器单元的电路原理图。

图8为本发明的解码器中的符号调制单元的电路原理图。

根据Turbo码实施要求，作为Turbo码解码的关键SISO必须具有高精度和高速解码的特点。因此，该软输入软输出解码器SISO应具有：

第一，并行回溯路径的长度足够大，也就是L’/(L+L’)→1，极端情况下L＝0。在这种情况下，(L′+L)的长度约在10m左右，太小回溯长度不够，软信息准确度不够高，太大浪费存储资源。

第二，并行路径的回溯方法。在US5406570的专利中描述的并行回溯是从L点起在第二个网格图里回溯，长度是L’，只回溯一次。这样做的缺点是假设幸存路径在整个窗口滑动的过程中不变，而实际情况不满足这种假设，造成的后果是维特比硬判决发生错误。

本发明所要采用的方法是在第二个网格图内幸存路径上每一节点都进行并行路径的回溯，在并行路径回溯到L+L’点时，如果并行回溯的硬判决S’_L+L’与幸存路径的硬判决S_L+L’不同，就做公式(2)的更新。与前面现有的方法相比，本发明的方法计算量会增加，但是带来了准确性，可用于Turbo码的多次迭代译码。对于增加的计算量，可以通过下面第三点来予以解决。

第三，通过增加有限规模存储器的开销，来达到一次第一个网格图和第二个网格图的窗口回溯输出n个软信息值和硬判决。其中第一个网格图的窗口长度仍然为L，第二个网格图的窗口长度为n+L’-1，只要保证L+L’在10m左右即可。对于这样的方法，窗口维特比回溯的长度是L+L’-1+n，并行回溯的长度是(L’-1+n)*(L’+n)/2；而如果用现有的方法，输出n个节点的软信息和硬判决值，需要n*(L+L’)次维特比回溯和n*(L’*(L’+1)/2)次并行回溯。如果n比较大，则可以大大减少运算量。在具体的应用中，考虑具体电路实施器件的资源，可以选取合适的n。

正如在背景技术中所描述的，图1和图2构成了符合cdma2000和WCDMA提案中的Turbo的子编码器和编码器的结构。相应地，Turbo码解码器结构如图3所示。在图3中的软输入软输出解码器(SISO)33、34的具体结构如图4所示，41是分支路径度量计算单元BMU，计算从某个节点的某个状态到达下个节点的某个状态的路径度量值。可以用公式3a、3b来表示： $M_s^0=x\·\mathrm{trellis}\_x_s^0+y_0\·\mathrm{trellis}\_y_{0s}^0+y_1\·\mathrm{trellis}\_y_{1s}^0-z/2;---\left(3a\right)$ $M_s^1=x\·\mathrm{trellis}\_x_s^1+y_0\·\mathrm{trellis}\_y_{0s}^1+y_1\·\mathrm{trellis}\_y_{1s}^1+z/2;---\left(3b\right)$

其中M_S ⁰，M_S ¹分别是从前一节点到达当前节点状态s输入为0和输入为1的分支路径度量值，其中trells_x_S ⁰对应的是到达状态s的输入为0的相应的x的输出值，依次可知其它变量的含义。

42是加比选计算单元ACS，用来计算分支路径度量和以前该路径上的累计路径度量值之和得到当前某状态的两个累计路径度量值和它们的绝对差值，并加以比较，保留累计路径度量值大的那条路径和累计路径度量值，将其送入路径存储器43和状态度量存储器(SMM)45，并将该状态上计算得到的两个累计路径度量值之绝对差值送入差值存储器46。

控制器44是控制各个单元之间的传输联络。回溯处理器47做维特比回溯和软信息回溯两部分的运算(内部详细结构见图6和图7)。符号调制单元48将软输出绝对值与硬判决结合起来，即按公式(4)：

  Soft_Output＝(2*Hard_Output-1)*llr                      (4)

符号调制单元48的电路结构见图8。归一化单元49是将软输出信息归一化，作为下一次迭代的外赋交织前的信息，其算法如公式(5)：

  Z＝Soft_Output-X-Z’                                    (5)

其中X和Z’是前一级的信息元输入和外赋信息输入，公式(5)的归一化运算是为了防止多次迭代产生正反馈。

请参阅图5所示，分支度量计算单元(BMU)41，二输入加法器51，52是二选一的选通器MUX，因为公式(3)中与x，y0，y1相乘的项的值是+1或-1，所以根据不同的情况选通带上正负号调制的信号经过加法器运算即可完成公式(3a)、(3b)，53均为反向器。

如图6所示，该图是维特比回溯和软信息并行回溯的原理示意图。61是维特比回溯路径，即由此产生的最大路径，又名幸存路径。62虚线表示的是从每个节点开始的并行回溯路径，并行回溯的目的是为了求解公式(2)中的软信息。63是长度尺标n，表明该长度内的软信息和硬判决可以一次性输出n个点；64是最小软信息回溯的长度L’，65是长度L，在这段内的节点只有维特比回溯。三段长度必须满足L’+L在10m左右，并且L’＞＞L；n越大越好，并且与L和L’无关，但是n的大小受限制于硬件实现的规模，整个窗口的长度为n+L’+L，一次所有的运算完毕后输出n点的硬判决和软信息，内存释放掉n个节点的信息，在再输入新的n个节点的信息，进行加比选和回溯。

鉴于上述所考虑，本发明所采用的方法可归结如下：基于软输出维特比算法，通过将判决的可靠性作为软信息输出，采用多条并行路径回溯，以及一次窗口的回溯输出多个软输出。

该方法的具体步骤为：

a，对于一窗口内的所有节点的每个状态都计算分支度量值、每个状态的状态度量值、以及状态度量值之差。

b，通过加比选计算出维特比回溯起点的具有最大状态度量值的状态。

c，从所述的状态开始维特比回溯，找到幸存路径和每个节点上的硬判决。

d，从某一点开始软信息的回溯。

e，在回溯长度达到一定的值时，开始输出该节点到窗尾这段长度内的软信息和硬判决，其中回溯长度必须满足等于10倍左右的Turbo码内卷积码编码器的寄存器长度。

f，某节点软信息回溯结束后，如果并行路径上的硬判决与幸存路径上的硬判决不相同，作软信息更新，然后再从下个节点开始下一次软信息回溯和更新。即n个软信息寄存器内的信息按公式llr＝min(llr’，Mdiff_i)更新，然后再从下个节点开始软信息回溯，并按上式再次更新，依此重复进行软信息回溯，一直到窗尾。

g，将软信息经过与硬判决调制后作为软输出，  即Soft_Output＝(2*Hard_Output-1)*llr。

或经过归一化Z＝Soft_Output-X-Z’后，作为下一次迭代输入的外赋信息。

在本发明的方法中，前端接收的编码信息和输出的解码信息都是软信息。

依本发明的解码方法，其解码器包括分支度量计算单元、加比选计算单元、路径存储单元、差值存储器单元、状态度量存储器单元、回溯处理器单元、符号调制单元、归一化单元、控制器单元，其中，

加比选计算单元用来计算分支路径度量和之前该路径上的累计路径度量值之和得到当前某状态的两个累计路径度量值和它们的绝对差值并加以比较，保留累计路径度量值大的那条路径和累计路径度量值，将其送入路径存储器和状态度量存储器，并将该状态上计算得到的两个累计路径度量值之绝对差值送入差值存储器；

控制器是控制上述各个单元之间的传输联络；回溯处理器做维特比回溯和软信息回溯两部分的运算；符号调制单元将软输出绝对值与硬判决结合起来；

归一化单元49是将软输出信息归一化，作为下一次迭代的外赋交织前的信息。

请继续参阅图7所示，该图示意了图4中的回溯处理器47的电路结构。该回溯处理器单元47包括限状态机(FSM，Finite State Machine)77、软信息寄存组78、软信息更新与控制部分79(图7中的三个虚框分别表示77、78、79)，有限状态机77产生并行路径上的状态并送入软信息更新与控制部分79，软信息更新与控制部分79输出控制软信息更新和输出命令到软信息寄存组78。

图7中，软信息寄存器组78进一步包括一个两输入比较器72、n个是用来作寄存器的D触发器78n-1至780；软信息更新与控制部分79进一步包括n个与门74n-1到740、一个八选一选通器731、一个非门75、一个二选一选通器76；限状态机77进一步包括有可构成八种状态转移的三个移位寄存器771、772、773。图7中的71、以及软信息寄存器组78中的78n-1至780均是用来作寄存器的D触发器，72是两输入比较器，选择小的输出。软信息更新与控制部分79中的73是异或门。74n-1至740均是与门，75是非门，76是二选一的选通器，731是八选一的选通器。有限状态机77是由三个移位寄存器771、772、773构成，三个移位寄存器771、772、773中分别存储着三个bit位，构成可能的八种状态转移，用来产生对应输入的状态转移，774为一地址译码器。

该回溯处理器47的工作原理为：回溯开始时由幸存路径上的pre_bit通过非门75求反来得到并行路径的上一个状态，此时选通器76是选通上一条通路。到第二节拍时，通过有限态机77和路径信息PB[0]-PB[7]可以在并行路径上回溯，选通器731输出的是对应并行路径上的判决比特，此时选通器76一直是选通下一条路径，通过的信息是并行路径上的硬判决，该硬判决与幸存路径的硬判决通过异或门73异或后送到与门74i(0≤i≤n-1)的一个输入端。Out_en_0~Out_en_n信号是一种使能信号，平时为0，一旦回溯进入了输出区域，也就是回溯的节点在图6中63的范围时，相应节点i的使能信号Out_en_i变为1，与门74i(0≤i≤n-1)的另一个输入端为1，若异或门73的输出也为1，也就是并行路径的硬判决和幸存路径的硬判决不同时，与门74i(0≤i≤n-1)的输出为1，使得相应的寄存器78i(0≤i≤n-1)的使能端置为1。寄存器71在回溯到每个节点时通过load_en使能信号载入该节点的Mdiff值，n个寄存器78n-1~780的在回溯开始时都被置为最大值.通过比较器72将小的值送到寄存器78i的D端，当满足公式(2)的条件时，新的llr值被寄存器74i保留。当下一个回溯开始时，满足公式(2)的条件发生时，新的llr又被保留在78i中，一直到一窗内的L*(L′+1)/2次软回溯全部结束，寄存器780~78n-1中的值就是n个软输出值的绝对值。最后通过图4中的符号调制单元48后可作为软输出，再经过归一化单元49可作为下次迭代的外赋信息。

通过调制单元48的软输出经过图3中的符号判决器35得到的硬判决即为最终的Turbo码译码结果。

请再参阅图8所示，图8是公式(4)的电路实现。81是非门，82是加法器，831和832是二选一选通器。输入信号Mdiff_min送入选通器831的一个输入端，选通器831的另一个输入端来自加法器82的输出，加法器82的一个输入是输入信号Mdiff_min经过非门81，另一个输入是1，选通器832的两个输入是1和0，输出为llr的最高位，选通器831的输出是llr的低n位，选通器831、832的选通控制均与硬判决比特输入连接。当选通器的当硬判决比特为1时，Mdiff_min的n有效位不加修改成为llr的低n位，llr的最高位为0；当硬判决为0时，Mdiff_min通过非门81求反后再通过加法器82加1成为Mdiff_min的n位补码，经选通器831选通后成为11r的低n位，llr的最高位经硬判决比特选通器832为1，这样最终的llr为Mdiff_min的负数。

本发明在WCDMA和cdma2000提案下，m＝3，对于多点输出的回溯处理单元的规模约为单点输出的回溯处理单元的29倍。在回溯处理单元的运算量上，减小约7倍左右。

Claims (8)

1.一种用于特博码的软输入软输出子解码方法，其特征在于，该方法基于软输出维特比算法，通过将判决的可靠性作为软信息输出，采用多条并行路径回溯，以及一次窗口的回溯输出多个软输出，该方法进一步包括如下步骤：

a，对于一次窗口内的所有节点的每个状态都计算分支度量值、每个状态的状态度量值、以及状态度量值之差；

b，通过加比选计算出维特比回溯起点的具有最大状态度量值的状态；

c，从所述的状态开始维特比回溯，找到幸存路径和每个节点上的硬判决；

d，从某一点开始软信息的回溯；

e，在回溯长度达到一定的值时，开始输出该节点到窗尾这段长度内的软信息和硬判决；

f，某节点软信息回溯结束后，如果并行路径上的硬判决与幸存路径上的硬判决不同，作软信息更新，然后再从下个节点开始下一次软信息回溯和更新，依此重复进行软信息回溯，一直到窗尾；

g，将软信息经过与硬判决调制后作为软输出。

2、如权利要求1所述的用于特博码的软输入软输出子解码方法，其特征在于：

所述的步骤e中，回溯长度必须满足等于10倍左右的特博码内卷积码编码器的寄存器长度；

在所述的步骤g后，也可将硬判决调制后的软输出经过归一化后，作为下一次迭代输入的外赋信息。

3、如权利要求1所述的用于特博码的软输入软输出子解码方法，其特征在于：所述前端的接收的编码信息和输出的解码信息都是软信息。

4.一种用于特博码的软输入软输出子解码器，其特征在于：

该解码器包括分支度量计算单元、加比选计算单元、路径存储单元、差值存储器单元、状态度量存储器单元、回溯处理器单元、符号调制单元、归一化单元、控制器单元，其中，

加比选计算单元用来计算分支路径度量和之前该路径上的累计路径度量值之和，得到当前某状态的两个累计路径度量值和它们的绝对差值并加以比较，保留累计路径度量值大的那条路径和累计路径度量值，将其送入路径存储器和状态度量存储器，并将该状态上计算得到的两个累计路径度量值之绝对差值送入差值存储器；

控制器单元是控制上述各个单元之间的传输联络；

回溯处理器单元做维特比回溯和软信息回溯两部分的运算；

符号调制单元将软输出绝对值与硬判决结合起来；

归一化单元是将软输出信息归一化，作为下一次迭代的外赋交织前的信息。

5、如权利要求4所述的用于特博码的软输入软输出子解码器，其特征在于：所述的回溯处理器单元包括限状态机、软信息寄存组、软信息更新与控制部分，有限状态机产生并行路径上的状态并送入软信息更新与控制部分，软信息更新与控制部分输出控制软信息更新和输出命令到软信息寄存组。

6、如权利要求5所述的用于特博码的软输入软输出子解码器，其特征在于：

所述的回溯处理器单元通过有限状态机和路径信息产生并行路径信息，将并行路径上的判决比特与幸存路径上的判决比特比较，如果相同，则软信息寄存组中保留的软信息不被更新；

如果不相同，则将该节点上的软信息值与软信息寄存组中的值比较，将小的值保留在寄存组中；

当软信息寄存组得到输出指示时，输出寄存组中保留的软信息值。

7、如权利要求5所述的用于特博码的软输入软输出子解码器，其特征在于：

所述的软信息寄存器组进一步包括一个两输入比较器、n个是用来作寄存器的D触发器；

所述的软信息更新与控制部分进一步包括n个与门、一个八选一选通器、一个非门、一个二选一选通器；

所述的限状态机进一步包括有可构成八种状态转移的三个移位寄存器。

8、如权利要求7所述的用于特博码的软输入软输出子解码器，其特征在于：

所述的限状态机产生对应输入的状态转移，通过非门和选通器来产生软回溯需要的第一个幸存路径上的求反的比特和其它并行路径上的回溯比特，并通过一异或门判断某节点幸存路径上的硬判决是否和并行路径上的硬判决相同，来决定是否对该节点的软信息更新；通过一寄存器组来存储更新过的软信息，并通过使能端来控制该软信息是否可以做更新操作和可以作为软判决输出。

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