CN1334574A - 蚀刻式单层及积层片状电感的制造方法 - Google Patents
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Abstract
一种蚀刻式单层及积层片状电感的制造方法,其步骤:在基板体上披覆金属膜;于金属膜上曝光显影形成迹线;蚀刻制成所需的线圈回路;蚀刻后基板体表面予清洗及烘乾;线圈回路表面涂保护隔离层;以多片基板体予上下堆垒并施以贯穿导体技术,且于堆叠间再涂隔层绝缘层保护;切割制成单层或积层的晶片体;于晶片体两端制成金属膜端子实施电感特性测试;制成的片状电感,能大幅提高电感圈数及密度,具有倍数或更高效率层次电感值。
Description
本发明涉及一种电感的制造方法，尤指一种片状电感的制造方法。
现今电子元件，为适应通讯、家电及资讯产品轻薄短小化及高性能的需求，便须使电子元件在体积缩小之余，同时也需符合高效率性能的需求。
现今电子元件已广泛应用于通讯、家电及资讯产品的片状电感，其晶片表面线圈制成方式，传统制成方式是以绕线式、印刷或激光切割方式来达成。在传统绕线方式上，其绕组线圈制程后的端子处理及压铸处理上手续繁琐，易造成中断线圈绕组，因此技术要求高。
在传统印刷方式上，其线圈印刷于基板上，在制程上因丝网印刷易造成塞网等问题不易达成细微化线圈回路，也不臻理想。
又传统激光切割方式上，虽能精准切割线圈回路，但有切割宽度较宽问题，同样也无法提供细微化线圈线路，相对电感圈数及密度就无法提高，无法符合现今高感值小体积需求的片状电感。
本发明的主要目的，即针对目前产业上所面临的瓶颈，提供一种可多组晶片同时加工，且粗细一致的细微化线圈回路的蚀刻式单层及积层片状电感的制造方法。
本发明的上述目的是由如下技术方案来实现的。
一种蚀刻式单层及积层片状电感的制造方法，其特征在于该制造方法的步骤包括：
(1)提供一片由陶瓷或磁铁芯材料制成的基板体；
(2)以披覆技术于该基板体形成至少一面金属膜；
(3)藉由曝光显影技术于该金属膜形成多个图案定义迹线；
(4)将图案定义迹线用蚀刻反应处理制成保留所需的线圈回路；
(5)蚀刻后基板体表面予清洗及烘乾处理：
(6)线圈回路表面涂胶形成一隔离层保护；
(7)可进一步以多片基板体予上下堆叠并施以贯穿导体技术，且于堆叠间再涂胶或隔层绝缘材料形成隔离层保护；
(8)用切割手段制成单层或积层晶片体；
(9)该单层或积层晶片体的两侧端上浸涂金属膜端子，实施电性测试作业完成电感特性测试；
藉由上述程序，能提高电感圈数及密度，使能提供高电感值的片状电感。
除上述必要技术特征外，在具体实施过程中，还可补充如下技术内容：
其中基板体于披覆金属膜后，为达到高电感值及倍数电感值，可进一步于基板体背面用同样步骤：(3)、(4)的作业，以制成基板体背面蚀刻处理所需的另一线圈回路；
其中基板体完成双面蚀刻线圈回路后，基板体表面予穿孔导体技术处理，将双面蚀刻线圈回路予以串联导通连接，再同样实施步骤(9)测试作业便制成单层双面片状电感；
其中实施步骤(6)后进一步用穿孔导体技术将上、下层晶片体的线圈回路串联导电接通，再以多片晶片体予上、下堆垒，并于堆叠间施以涂胶或隔层绝缘材料形成保护隔离层，该堆垒多片晶片体再同样实施步骤(9)测试作业便制成积层片状电感；
本发明的优点在于：
1、不仅具有多组晶片同时加工作业，及其线圈圈数大幅提高，因此电
感值及生产效率均大幅提高，且粗细一致的细微化线圈回路，可使电
感值保持稳定特性，使能达到高电感值的效用。
2、基板体上可进一步提供双面多组细微化线圈回路的制造方法，并以
穿孔导体技术将双面线圈回路予串联导电接通制成单层双面片状电
感，因此线圈圈数更进一步大幅提高，相对电感值成倍大幅提高，达
到更高效率电感值的特性。
3、基板体上可进一步以多片上下堆垒制成积层片状电感，因此达到积
层电感值的实施方式，具有更高层次功率电感值的特性。
依据本发明上述目的所示的蚀刻式片状电感的制造方法，兹结合附图及实施例详细说明如下：
附图说明：
图1为本发明蚀刻式单层片状电感的制造方法的实施例流程图。
图2为本发明基板体上显影印刷多组图案定义迹线的实施例立体示意图。
图3为本发明单层片状电感的实施例剖面图。
图4为本发明单体片状电感的实施例立体示意图。
图5为本发明蚀刻式单层双面片状电感的制造方法的实施例流程图。
图6为本发明蚀刻式单层双面片状电感的实施例立体示意图。
图7为本发明蚀刻式单层双面片状电感的实施例背面立体示意图。
图8为本发明蚀刻式单属双面片状电感的实施例剖面图。
图9为本发明蚀刻式积层片状电感的制造方法的实施例流程图。
图10为本发明蚀刻式积层片状电感的各层板依序实施穿孔示意图。
图11为本发明蚀刻式积层片状电感的实施例立体示意图。
如图1所示为本发明蚀刻式单层片状电感的制造方法的较佳实施例的流程图。
于步骤501中，是以陶瓷或磁铁芯材料制成基板体1。
于步骤502中，是将步骤501的基板体1上表面层披覆(电镀或真空溅镀等方式)上高导电性材料的金属膜。
于步骤503中，是将披覆有金属膜表层的基板体1采用曝光显影技术(负片原理)，以令基板体1表面层形成多个图案定义回路的图案定义迹线2’(如图2所示)。
于步骤504中，是将上述形成多个图案定义迹线2’，藉由化学蚀刻药剂对曝光显影后基板体1上图案定义迹线2’实施蚀刻反应以完成保留线圈回路2，如此手段所达成具有导电性的线圈回路2，不仅可轻易控制线圈回路2一定范围的迹线宽度，让回路更为精密细微化，此乃已知激光切割迹线方式所不能达成的，因此在线圈数及密度上能大幅提升，相对的电感值也大幅提升了，达到高感值的电感特性。
于步骤505中，是将蚀刻完成后的基板体1置于清洗装置中作清洗及烘乾处理，以完成去除反应溶渣及乾净化学蚀刻药剂。
于步骤506中，是将清洗及烘乾完成的基板体1，采用涂胶(coating)或隔层绝缘材料以使表面层具有一隔离层3(如图3所示)，该隔离层3可为一树脂或玻璃所形成保护层，以保护线圈回路2表层，不致有外来物质而影响电感特性。
于步骤507中，是将完成保护隔离层3的基板体1，以金刚石轮切割或激光切割技术将基板体1上具有多组等间距线圈回路2的个体分别切割制成单层晶片体(如图4所示)。
于步骤508中，是将单层晶片体两侧浸涂具有高导电性的金属膜端子4(如图4所示)，供以进行下一步电性测试作业。
于步骤509中，是以进行电性测试作业即完成片状电感的成品。
藉由上述步骤，即可完成多组片状电感同时加工作业，并能提供细微化的线圈回路2，以使线圈圈数大幅提高，电感值也大幅提升了，以具有高电感值的特性，其粗细一致的细微化线圈回路，可使电感值保持稳定特性，如此制成高电感值的单层片状电感。
又如图5所示，为本发明具有更高电感值的一较佳实施例，其是与上述单层片状电感实施例的制造方法大致相同，其步骤602是将基板体1上、下表面分别披覆形成一金属膜，步骤603是曝光显影完成基板体1双面具有蚀刻所需的图案定义迹线2’，而步骤604是将基板体1双面蚀刻形成所需主线圈回路2，步骤605是将基板体1予以清洗及烘乾处理。
于步骤606中，是将蚀刻完成后的基板体1于线圈回路2上的终端点22施以穿孔导体技术，将该终端点22贯穿一通孔5，孔内并填充金属导体6，使上、下表面的线圈回路2串联导电接通，以完成单层双面线圈回路2的基板体1(如图6至8)。
同样实施与前述步骤506至步骤509相同手段的步骤607至步骤610，以完成电感特性的测试，即制成如图6及图7所示的单层双面片状电感。
由此可知，为达到更高电感值的目的，可进一步用单层双面片状电感的制造方法，使同一单层片状电感体具有双面线圈回路2，达到倍数电感圈数及密度，以使电感值大幅提升，具有更高电感功率的效能。
又如图9所示，为本发明另一更高效率层次电感值的再一较佳实施例，其步骤701至步骤705是与单层片状电感实施例的制造方法相同。
于步骤706中，是将基板体1于线圈回路2上起始端点21、终端点22施以穿孔导体技术，将该始端点21、终端点22贯穿通孔5，孔内并填充金属导体6以制成上、下基板体1表面的线圈回路2串联导电接点，其可视需求欲堆叠层数的基板体1上线圈路线2的起始端点21、终端点22分别施以穿孔导体技术(如图10所示，(A)为第一层基板体1，(B)为第二层基板体1，(C)为第三层基板体1，(D)为第四层基板体1，且(A)基板体1上线圈迥路2的起始端点21及(D)基板体1上线圈回路2的终端点22分别与基板体1边缘披覆金属导膜41、42导接)。
于步骤707中，是将基板体1的线圈回路2表面层涂胶以使线圈回路2表面层具有一隔离层3予以保护。
于步骤708中，是将多片穿孔导接完成的基板体1可进一步实施上、下堆叠(如图10所示(A)至(D)图的程序)，一直到所需层数依序堆叠为止，并于堆叠间隔再施以涂胶或隔层绝缘材料形成隔离层3保护，不致有外来物质影响电感特性。
于步骤709中，是将上下堆叠并完成隔离层3的基板体1予以切割手段制成积层晶片体。
于步骤710中，将基层晶片体两侧浸涂其有导电性的金属膜端子4，再进行下一步骤711中，施以电性测试作业完成电感特性的测试，即制成如图11示的积层片状电感，因此能达到更高倍数电感圈数及密度，以具有更高效率层次电感值的利用价值。
综上所陈，本发明的蚀刻式单层及积层片状电感的制造方法，不仅制成了细微化线圈回路，可大幅提高电感线圈数及密度，且以穿孔导体技术制成单层双面或积层片状电感体，能具有倍数及更高效率层次电感值的特性。
Claims (4)
1、一种蚀刻式单层及积层片状电感的制造方法，其特征在于该制造方法的步骤包括：
(1)提供一片由陶瓷或磁铁芯材料制成的基板体；
(2)以披覆技术于该基板体形成至少一面金属膜；
(3)藉由曝光显影技术于该金属膜形成多个图案定义迹线；
(4)将图案定义迹线用蚀刻反应处理制成保留所需的线圈回路；
(5)蚀刻后基板体表面予清洗及烘乾处理：
(6)线圈回路表面涂胶形成一隔离层保护；
(7)可进一步以多片基板体予上下堆叠并施以贯穿导体技术，且于堆叠间再涂胶或隔层绝缘材料形成隔离层保护；
(8)用切割手段制成单层或积层晶片体；
(9)该单层或积层晶片体的两侧端上浸涂金属膜端子，实施电性测试作业完成电感特性测试。
2、如权利要求1所说的蚀刻式单层及积层片状电感的制造方法，其特征在于：其中基板体于披覆金属膜后，为达到高电感值及倍数电感值，可进一步于基板体背面用同样步骤：(3)、(4)的作业，以制成基板体背面蚀刻处理所需的另一线圈回路。
3、如权利要求1所说的蚀刻式单层及积层片状电感的制造方法，其特征在于：其中基板体完成双面蚀刻线圈回路后，基板体表面予穿孔导体技术处理，将双面蚀刻线圈回路予以串联导通连接，再同样实施步骤(9)测试作业制成单层双面片状电感。
4、如权利要求1所说的蚀刻式单层及积层片状电感的制造方法，其特征在于：其中实施步骤(6)后进一步用穿孔导体技术将上、下层晶片体的线圈回路串联导电接通，再以多片晶片体予上、下堆垒，并于堆叠间施以涂胶或隔层绝缘材料形成保护隔离层，该堆垒多片晶片体再同样实施步骤(9)测试作业便制成积层片状电感。
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