CN1332430C - 集成电路封装单元分割方法 - Google Patents

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Abstract

一种集成电路封装单元分割方法，其可用以将偶数个以成批方式形成于同一个阵列式基底上的集成电路封装单元，例如为薄型球栅阵列式、或四边形平面无导脚式封装单元，分割成个别的封装单元；但不会造成临时性的电镀导线或内导脚支撑杆线有切除不净的问题。本方法的特点在于采用二段式切割程序；其中第一个切割程序是采用大宽度的切割刀来进行切割动作，而第二个切割程序中则改采用小宽度的切割刀来进行切割动作。第一个切割程序中所使用的大宽度切割刀可使得对位易于控制，不致发生对位偏移的情况；而第二个切割程序中所使用的小宽度切割刀则可使得现有的封装区域的布局面积不致于被减小。

Description

集成电路封装单元分割方法
本发明涉及一种集成电路封装技术，特别是有关于一种集成电路封装单元分割方法，其可适用于以成批方式形成偶数个封装单元于同一个阵列式基底上的集成电路封装技术，例如为薄型球栅阵列式(Thin&Fine Ball Grid Array，TFBGA)或四边形平面无导脚式(Quad FlatNon-leaded，QFN)封装技术，用以将封装完成的封装单元总合结构体分割成个别的封装单元，但不会造成阵列式基底上的临时性导电线段结构有切除不净的问题。小尺寸的集成电路封装单元一般是以成批方式建构于单一个矩阵式基底上；此矩阵式基底是预先定义出偶数个封装区域，其中每一个封装区域即用以建构一个封装单元。于完成封装胶体制作程序之后，接着即可进行一分割程序(singulationprocess)，用以将矩阵式基底上所建构的封装单元总合结构体分割成个别的封装单元。以此种方式制造的封装单元例如包括薄型球栅阵列式封装单元、四边形平面无导脚式封装单元，等等。
于TFBGA封装制作方法过程中，是采用一矩阵式基板(matrixsubstrate)来作为基底；此矩阵式基板预先定义有偶数个封装区域，其中每一个封装区域即用以建构一个TFBGA封装单元。此TFBGA矩阵式基板一般形成有一格栅状电镀导线于各个封装区域的间的分界线上，用以于电镀制作程序中，将电镀电流同时配送至各个导电迹线。由于电镀制作程序完成的后，电镀导线即成为一无用的构件；因此可在后续的分割程序中，将电镀导线切除掉。
于QFN封装制作方法过程中，是采用一矩阵式导线架(matrixleadframe)来作为基底；此矩阵式导线架预先定义有偶数个封装区域，其中每一个封装区域即用以建构一个QFN封装单元。每一个封装区域包括一置晶区和偶数个内导脚，且形成有一格栅状支撑杆线于各个封装区域的间的分界线上，用以支撑这些内导脚。由于此内导脚支撑杆线为临时性的支撑构件，因此须在后续的分割程序中将其切除掉。然而公知的集成电路封装单元分割方法的一项缺点在于其常有可能无法完全切除掉上述的电镀导线或内导脚支撑杆线；而其残留的部分则会导致所封装的半导体晶片的信号线产生短路问题，使得最后完成的封装单元成为不良品。
以下即配合附附图的图1A至图1E和图2A至图2E，分别以图解方式简述公知的TFBGA和QFN封装单元分割方法及其缺点。公知的TFBGA封装单元分割方法(图1A至图1E)图1A显示一TFBGA矩阵式基板100的俯视示意图；而图1B则显示一尚未分割的TFBGA封装单元总合结构体的剖面示意图(注：此处的图1A及图1B为简化的示意图，其中仅显示少数的元件；但其实际的元件数目及布局形态可能更为复杂)。如图1A图所示，此TFBGA矩阵式基板100是预先定义出偶数个封装区域110(图1A仅显示其中2个)，其中每一个封装区域110用以构建一个TFBGA封装单元。这些封装区域110的间的分界线上形成有一格栅状电镀导线120，且各个封装区域110的正面上形成有偶数条导电迹线130。这些导电迹线130是共同连接至电镀导线120。此外，各个封装区域110的正面上安置有至少一半导体晶片140，且其是电性连接至导电迹线130。接着如图1B所示，于封装胶体制作程序中，是形成一连续的封装胶体150，用以包覆TFBGA矩阵式基板100上所有的半导体晶片140。接着于焊球制作程序中，形成偶数个焊球160于TFBGA矩阵式基板100的背面上。此外，TFBGA矩阵式基板100的正面上所形成的导电迹线130是藉由导电插栓(未显示)而电性连接至背面上的焊球160。
于安置半导体晶片140的前，须先对导电迹线130进行一电镀制作程序，用以将一导电性材料，例如为镍金合金(Ni-Au)，电镀至导电迹线130。于此电镀制作程序中，电镀电流即藉由电镀导线120而同时配送至各个导电迹线130。电镀制作程序完成的后，电镀导线120即成为一无用的构件；因此可在后续的分割程序中，将电镀导线120切除掉。
于分割程序中，是使用一宽度W的切割刀170来进行切割动作；其中宽度W略大于电镀导线120的宽度。于进行切割程序时，是首先将切割刀170对准电镀导线120(图1A及图1B中，SLX及SLY即分别表示切割刀170的横向切割线和直向切割线)；接着将切割刀170直接切入TFBGA矩阵式基板100和封装胶体150的中，直至切穿封装胶体150为止。
接着如图1C所示，上述的切割程序的结果将使得原先图1B所示的TFBGA封装单元总合结构体被分割成个别的TFBGA封装单元。
然而上述的TFBGA封装单元分割方法的一项缺点在于其中的电镀导线120常有可能无法被完全切除掉，因此而造成导电迹线130形成短路现象。这是由于TFBGA矩阵式基板100的尺寸非常地小，其中的电镀导线120的宽度一般仅为0.05mm至0.1mm的间，例如为0.07mm；而分割程序中所采用的切割刀170的宽度W一般仅为0.3mm；因此切割容许偏差量仅为(0.3-0.07)/2＝0.115mm。因此于分割程序中若切割刀170的对位偏移超过0.115mm，便会造成残留的电镀导线。
如图1D所示，若切割刀170的直向切割线SLY产生对位偏移，则将使得电镀导线120中的一边缘部分120a未能被涵盖于切割刀170的切割范围内。接着如图1E所示，若发生如图1D所示的割刀对位偏移状况，则原先的电镀导线120中未能被切除掉的残留部分(如标号120a所指的部分)将会导致分割后的封装区域110上的导电迹线130形成短路现象，导致所制成的TFBGA封装单元成为不良品。
上述问题的一种解决方法为采用宽度较大的切割刀来进行切割动作，以确使切割刀的切割范围能易于被控制至涵盖整个的电镀导线120。然而此种解决方法的一项缺点在于宽度较大的切割刀亦将附带地切除掉更多部分的TFBGA矩阵式基板100和封装胶体150，使得封装区域110的布局面积被减小。
上述问题的另一种解决方法为重偶地检视每一次切割动作的结果；若有残留的电镀导线，则便再进行一次切割动作，直至电镀导线被完全切除为止。然而此种解决方法的缺点在于重偶地进行切割动作，既耗时又耗力，并不符合成本效益。公知的QFN封装单元分割方法(图2A至图2E)。
图2A显示一QFN矩阵式导线架200的俯视示意图；而图2B则显示一尚未切割的QFN封装单元总合结构体的剖面示意图(注：此处的图2A及图2B为简化的示意图，其仅显示少数的元件；但其实际的元件数目及布局形态可能更为偶杂)。
如图2A所示，此QFN矩阵式导线架200是预先定义有偶数个封装区域210(图2A仅显示其中2个)，其中每一个封装区域210用以构建一个QFN封装单元。这些封装区域210的间的分界线上形成有一格栅状的支撑杆线220，且各个封装区域210包括一置晶区231和偶数个内导脚232。所有的内导脚232是共同连接至支撑杆线220；而置晶区231上则安置有一半导体晶片240。此外，半导体晶片240是藉由一组焊线241而电性连接至内导脚232。接着如图2B所示，于封装胶体制作程序中，是形成一连续的封装胶体250，用以包覆QFN矩阵式导线架200上所有的半导体晶片240。
接着于分割程序中，是使用一宽度W的切割刀270来进行切割动作；其中宽度W略大于内导脚支撑杆线220的宽度。于此切割程序中，是首先将切割刀270对准内导脚支撑杆线220(于图2A及图2B，SLX及SLY即分别表示切割刀270的横向切割线和直向切割线)；接着将切割刀270直接切入QFN矩阵式导线架200和封装胶体250的中，直至切穿封装胶体250为止。
接着如图2C所示，上述的切割程序的结果将使得原先图2B所示的QFN封装单元总合结构体被分割成个别的QFN封装单元。
如图2D所示，若切割刀270的直向切割线SLY产生对位偏移，则将使得内导脚支撑杆线220中的一边缘部分220a未能被涵盖于切割刀270的切割范围内。
接着如图2E所示，若发生如图2D所示的割刀对位偏移状况，则原先的支撑杆线220中未能被切除掉的残留部分(如标号220a所指的部分)将会导致分割后的封装区域210上的内导脚232形成短路现象，使得所制成的QFN封装单元成为不良品。
上述问题的一种解决方法为采用宽度较大的切割刀来进行切割动作，以确使切割刀的切割范围能易于被控制至涵盖整个的内导脚支撑杆线220。然而此种解决方法的一项缺点在于宽度较大的切割刀也将附带地切除掉更多部分的QFN矩阵式导线架200和封装胶体250，使得封装区域210的布局面积被减小。
上述问题的另一种解决方法为重偶地检视每一次切割动作的结果；若有残留的支撑杆线220，则再进行一次切割动作，直至支撑杆线220被完全切除为止。然而此种解决方法的缺点在于重偶地进行切割动作，既耗时又耗力，并不符合成本效益。
本发明的主要目的在于提供一种新颖的集成电路封装单元分割方法，其可用以将临时性的电镀导线或支撑杆线完全切除。
本发明的另一目的在于提供一种新颖的集成电路封装单元分割方法，其在应用上可不必减小现有的封装区域的布局面积。
本发明的另一目的在于提供一种新颖的集成电路封装单元分割方法，其在应用上可不必重偶地进行检视及再切割动作，以使得分割程序可更为快速完成。
本发明的集成电路封装单元分割方法适用于将偶数个以成批方式建构于单一个矩阵式基底上的集成电路封装单元分割成个别的封装单元。
本发明的集成电路封装单元分割方法，包含以下步骤：(1)采用一第一切割刀来进行一第一切割程序；其中该第一切割刀具有一第一宽度，此第一宽度至少大于该临时性的导电线段结构的宽度；且其中该第一切割刀的切割线是大致对准至该临时性的导电线段结构，并仅切入该矩阵式基底的中、但不切入至该连续的封装胶体的中，直至大致将该临时性的导电线段结构完全切除为止；以及(2)采用一第二切割刀来进行一第二切割程序；其中该第二切割刀具有一第二宽度，且此第二宽度小于第一宽度；且其中该第二切割刀的切割线是大致对准至这些封装区域的分界线，并直接切入至该连续的封装胶体的中，直至切穿该连续的封装胶体为止。
本发明的特点在于采用二段式切割程序；其中第一个切割程序中所使用的大宽度切割刀可使得对位易于控制，不致发生对位偏移的情况；而第二个切割程序中所使用的小宽度切割刀则可使得现有的封装区域的布局面积不致于被减小。
本发明的实质技术内容及其实施例已用图解方式详细揭露绘制于本说明书所附的附图之中。此些附图的内容简述如下：
图1A(公知技术)显示一典型的TFBGA矩阵式基板的俯视示意图；
图1B(公知技术)显示一尚未切割的TFBGA封装单元总合结构体的剖面示意图；
图1C(公知技术)为一剖面结构示意图，其中显示一批切割完成的TFBGA封装单元；
图1D(公知技术)为一俯视示意图，其中显示TFBGA封装单元切割程序中，发生切割刀对位偏差的情况；
图1E(公知技术)为一俯视示意图，其中显示一切割完成的TFBGA封装单元中，由残留的电镀导线所造成的短路问题；
图2A(公知技术)显示一典型的QFN矩阵式基板的俯视示意图；
图2B(公知技术)显示一尚未切割的QFN封装单元总合结构体的剖面示意图；
图2C(公知技术)为一剖面结构示意图，其中显示一批切割完成的QFN封装单元；
图2D(公知技术)为一俯视示意图，其中显示QFN封装单元切割程序中，发生切割刀对位偏差的情况；
图2E(公知技术)为一俯视示意图，其中显示一切割完成的QFN封装单元中，由残留的内导脚支撑杆线所造成的短路问题；
图3A至图3C为剖面结构示意图，其用以显示本发明的第一实施例中，用来分割TFBGA封装单元的各个步骤；
图4A至图4C为剖面结构示意图，其用以显示本发明的第二实施例中，用来分割QFN封装单元的各个步骤。
附图标号
100TFBGA矩阵式基板         110封装区域
120格栅状电镀导线          120a残留的电镀导线
130导电迹线                140半导体晶片
150封装胶体                160焊球
170切割刀                  200QFN矩阵式导线架
210封装区域                220内导脚支撑杆线
220a残留的支撑杆线         231置晶区
232内导脚                  240半导体晶片
250封装胶体                270切割刀
300TFBGA矩阵式基板         310封装区域
320格栅状电镀导线          330导电迹线
340半导体晶片              350封装胶体
360焊球                    371第一切割刀
372第二切割刀              400QFN矩阵式导线架
410封装区域                420内导脚支撑杆线
431置晶区                  432内导脚
440半导体晶片              450封装胶体
471第一切割刀              472第二切割刀
以下即配合附图的图3A至图3C和图4A至图4C，分别详细说明本发明的集成电路封装单元分割方法的二个实施例；其中图3A至图3C所示的第一实施例是用来分割TFBGA封装单元；而图4A至图4C所示的第二实施例则是用来分割QFN封装单元。
本发明的集成电路封装单元分割方法是适用于将偶数个以成批方式建构于单一个矩阵式基底上的积体电路封装单元分割成个别的封装单元，用以将该些封装单元分割成个别的封装单元，但不会造成临时性的电镀导线或支撑杆线有切除不净的问题。须首先注意的一点是，以下的实施例将仅针对直向方向的切割程序作说明。这是由于横向部分的电镀导线或支撑杆线，若未连接至导电迹线或内导脚支撑杆线，则切除不净亦不会造成短路问题。但若横向部分的电镀导线或内导脚支撑杆线亦有连接至导电迹线或内导脚，则本发明也适用来切割于横向部分的电镀导线或内导脚支撑杆线。第一实施例(图3A至图3C)以下即配合附图的图3A至图3C，详细说明本发明的集成电路封装单元分割方法的第一实施例。于此第一实施例中，本发明是用来分割TFBGA封装单元。
请参阅图3A，于此实施例中，本发明是用以将偶数个以成批方式建构于单一个TFBGA矩阵式基板300上的TFBGA封装单元分割成个别的封装单元；其中该TFBGA矩阵式基板300上预先定义有偶数个封装区域310，且这些封装区域310的间的分界线上形成有一格栅状电镀导线320。此外，各个封装区域310上形成有偶数条导电迹线330，且其上分别安置有一半导体晶片340。于封装胶体制作程序中，是形成一连续的封装胶体350，用以包覆TFBGA矩阵式基板300上所有的半导体晶片340。接着于焊球制作序程中，形成偶数个焊球360于TFBGA矩阵式基板300的背面上。
完成封装胶体制作程序及焊球制作程序之后，接着即可利用本发明的方法来分割图3A所示的TFBGA封装单元总合结构体。
本发明的集成电路封装单元分割方法与公知技术不同的特点在于采用二段式切割程序来分割图3A所示的TFBGA封装单元总合结构体，其中的细节步骤如下所述。
于第一个切割程序中，是采用一宽度为W1的第一切割刀371来进行切割动作；其中W1的值须远大于电镀导线320的宽度，愈大愈隹，但以不碰触到近旁的焊球360为上限。于此切割程序中，是首先将第一切割刀371的切割线SLY1对准电镀导线320，接着直接切入TFBGA矩阵式基板300，但并不切入至封装胶体350，直至大致将电镀导线320完全切除为止。
请接着参阅图3B，于接着的第二个切割程序中，是改采用一宽度为W2的第二切割刀372来进行切割动作；其中W2小于W1，且愈小愈佳，并无下限的限制。于此切割程序中，是首先将第二切割刀372的切割线SLY2对准各个封装区域310的间的分界线，接着直接切入封装胶体350的中，直至切穿封装胶体350为止，藉此而将连续的封装胶体350切割开来。
请接着参阅图3C，上述的二段式切割程序的结果将使得原先图3A所示的TFBGA封装单元总合结构体被分割成个别的TFBGA封装单元。第二实施例(图4A至图4C)。
以下即配合所附图的图4A至图4C，详细说明本发明的集成电路封装单元分割方法的第二实施例。于此第二实施例中，本发明是用来分割QFN封装单元。请参阅图4A，于此实施例中，本发明是用以将偶数个以成批方式建构于单一个QFN矩阵式导线架400上的QFN封装单元分割成个别的封装单元；其中该QFN矩阵式导线架400上预先定义有偶数个封装区域410，且此些封装区域410的间的分界线上形成有一格栅状的内导脚支撑杆线420。各个封装区域410包括一置晶区431和偶数个内导脚432；其中置晶区431上安置有一半导体晶片440，而所有的内导脚432则是共同连接至支撑杆线420。此外，半导体晶片440是藉由一组焊线441而电性连接至内导脚432。
于封装胶体制作程序中，是形成一连续的封装胶体450，用以包覆QFN矩阵式导线架400上所有的半导体晶片440。完成封装胶体制作程序之后，接着即可利用本发明的方法来分割图4A所示的QFN封装单元总合结构体。
本发明的集成电路封装单元分割方法与公知技术不同的特点在于采用二段式切割程序来分割第4A图所示的QFN封装单元总合结构体，其中的细节步骤如下所述。于第一个切割程序中，是采用一宽度为W1的第一切割刀471来进行切割动作；其中W1的值须远大于内导脚支撑杆线420的宽度，愈大愈隹，但以不碰触到焊线441为上限。于此切割程序中，是首先将第一切割刀471的切割线SLY1对准支撑杆线420，接着直接切入QFN矩阵式导线架400的中，但并不切入至封装胶体450，直至大致将支撑杆线420完全切除为止。
请接着参阅图4B，于接着的第二个切割程序中，是改采用一宽度为W2的第二切割刀472来进行切割动作；其中W2小于W1，且愈小愈隹，并无下限的限制。于此切割程序中，是首先将第二切割刀472的切割线SLY2对准各个封装区域410的间的分界线，接着直接切入封装胶体450的中，直至切穿封装胶体450为止，藉此而将连续的封装胶体450切割开来。
请接着参阅图4C，上述的二段式切割程序的结果将使得原先图4A所示的QFN封装单元总合结构体被分割成个别的QFN封装单元。
综而言之，本发明提供了一种新颖的集成电路封装单元分割方法，其特点在于采用二段式切割程序；其中第一个切割程序采用一大宽度的切割刀来进行切割动作，且仅切入至矩阵式基底中，但不切入至封装胶体的中，直至临时性的电镀导线或内导脚支撑杆线被大致完全切除为止；接着于第二个切割程序中则改采用一小宽度的切割刀来进行切割动作，直接对准封装区域的间的分界线切入至封装胶体中，直至将封装胶体切割开来为止，即可将封装单元总合结构体分割成个别封装单元。第一个切割程序中所使用的大宽度切割刀可使得对位易于控制，不致发生对位偏移的情况；而第二个切割程序中所使用的小宽度切割刀则可使得现有的封装区域的布局面积不致于被减小。本发明因此较公知技术具有更进步的实用性。
以上所述仅为本发明的较隹实施例而已，并非用以限定本发明的实质技术内容的范围。本发明的实质技术内容是广义地定义于下述的权利要求中。任何他人所完成的技术实体或方法，若是与下述的专利保护范围为完全相同、或是为一种等效的变更，均将被视为涵盖于此专利保护范围之中。

Claims (9)

1.一种集成电路封装单元分割方法，用以将偶数个以成批方式建构于单一个矩阵式基底上的集成电路封装单元分割成个别的封装单元；这些集成电路封装单元是已封装于一连续的封装胶体之中；该矩阵式基底上预先定义出偶数个封装区域，且形成有一临时性的导电线段结构于这些封装区域的分界线上；
此集成电路封装单元分割方法包括以下步骤：(1)采用一第一切割刀(371)来进行一第一切割程序；其中该第一切割刀(371)具有一第一宽度(W1)，此第一宽度(W1)至少大于该临时性的导电线段结构的宽度；且其中该第一切割刀(371)的切割线(SLY1)是大致对准至该临时性的导电线段结构，并仅切入该矩阵式基底之中、但不切入至该连续的封装胶体(350)之中，直至大致将该临时性的导电线段结构完全切除为止；以及(2)采用一第二切割刀(372)来进行一第二切割程序；其中该第二切割刀(372)具有一第二宽度(W2)，且此第二宽度小于第一宽度(W1)；且其中该第二切割刀(372)的切割线(SLY2)是大致对准至这些封装区域的分界线，并直接切入至该连续的封装胶体(350)之中，直至切穿该连续的封装胶体(350)为止。
2.如权利要求1所述的集成电路封装单元分割方法，其中这些集成电路封装单元为TFBGA封装单元。
3.如权利要求2所述的集成电路封装单元分割方法，其中该矩阵式基底为一矩阵式基板(300)。
4.如权利要求2所述的集成电路封装单元分割方法，其中该临时性的导电线段结构为一格栅状的电镀导线(200)。
5.如权利要求1所述的集成电路封装单元分割方法，其中该些集成电路封装单元为QFN封装单元。
6.如权利要求5所述的集成电路封装单元分割方法，其中该矩阵式基底为一矩阵式导线架(400)，其具有一置晶区(431)和偶数个内导脚(432)。
7.如权利要求6所述的集成电路封装单元分割方法，其中该临时性的导电线段结构为一格栅状的支撑杆线(420)，用以支撑这些内导脚(432)。
8.一种TFBGA封装单元分割方法，用以将偶数个以成批方式建构于单一个矩阵式基板(300)上的TFBGA封装单元分割成个别的封装单元；该些TFBGA封装单元是已封装于一连续的封装胶体(350)之中；该矩阵式基板(300)上是预先定义出偶数个封装区域，且形成有一临时性的电镀导线于该些封装区域的分界线上；
此TFBGA封装单元分割方法包含以下步骤：(1)采用一第一切割刀(371)来进行一第一切割程序；其中该第一切割刀(371)具有一第一宽度(W1)，此第一宽度(W1)至少大于该电镀导线(320)的宽度；且其中该第一切割刀(371)的切割线是大致对准至该电镀导线(320)，并仅切入该矩阵式基板(300)之中、但不切入至该连续的封装胶体(350)之中，直至大致将该电镀导线(320)完全切除为止；以及(2)采用一第二切割刀(372)来进行一第二切割程序；其中该第二切割刀具有一第二宽度(W2)，且此第二宽度(W2)小于第一宽度(W1)；且其中该第二切割刀(472)的切割线是大致对准至该些封装区域的分界线，并直接切入至该连续的封装胶体(450)之中，直至切穿该连续的封装胶体(450)为止。
9.一种QFN封装单元分割方法，用以将偶数个以成批方式建构于单一个矩阵式导线架上的QFN封装单元分割成个别的封装单元；该些QFN封装单元是已封装于一连续的封装胶体(450)之中；该矩阵式导线架上是预先定义出偶数个封装区域，且形成有一临时性的内导脚支撑杆线于该些封装区域的分界线上；
此QFN封装单元分割方法(471)来进行一第一切割程序；其中该第一切割刀(471)具有一第一宽度(W1)，此第一宽度(W1)至少大于该内导脚支撑杆线的宽度；且其中该第一切割刀(471)的切割线是大致对准至该内导脚支撑杆线，并仅切入该矩阵式导线架之中、但不切入至该连续的封装胶体(450)之中，直至大致将该内导脚支撑杆线完全切除为止；以及(2)采用一第二切割刀(472)来进行一第二切割程序；其中该第二切割刀(472)具有一第二宽度，且此第二宽度小于第一宽度；且其中该第二切割刀的切割线是大致对准至该些封装区域的分界线，并直接切入至该连续的封装胶体(450)之中，直至切穿该连续的封装胶体(450)为止。
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