CN1326203C - 改善半导体元件不同图案间关键尺寸一致性的方法与装置 - Google Patents

Abstract

本发明提供一种改善半导体元件不同图案间关键尺寸一致性的方法与装置，其步骤是：提供一半导体基材，接着形成一层光致抗蚀剂层于该半导体基材之一表面上；提供一个掩模于半导体基材之上方，该掩模至少包含有一大型图案区、一小型图案区及一虚拟图案围绕在该小型图案区的周围；然后，提供一曝光光源并且使用该曝光光源与该掩模对该半导体基材进行曝光。最后，执行一显影步骤以形成数个光致抗蚀剂图案于该半导体基材之该表面上。本发明可以改善半导体元件大型图案与小型图案间之尺寸偏差。

Description

改善半导体元件不同图案间关键尺寸一致性的方法与装置

【技术领域】

本发明是有关于一种半导体制造程序，特别是有关于用于改善半导体元件不同图案间关键尺寸一致性的方法与装置。

【背景技术】

在半导体制造中，光刻技术(photolithography)是用于将掩模上之特定图案转移至晶片表面的公知制造程序。在集成电路的光刻制造程序领域中，通常是使用感光材料(称为光致抗蚀剂)以记录特定图案。光致抗蚀剂可为正性光致抗蚀剂或负性光致抗蚀剂，其是根据未被照射区域在显影之后是否会被移除或保留而决定。然后，使用曝光工具以藉由光源或光线照射经过一掩模而将特定图案曝光至晶片上。曝光的光线可为可见的深紫外光(DUV)或X光、或是电子束(electronbeam)或离子束(ion beam)。在曝光之后，晶片经处理以将移转至光致抗蚀剂的掩模影像显影出。这些光致抗蚀剂图案随后是用于建立电路的元件特征。

由于半导体制造程序需要愈来愈小的曝光图案，因而需要使用能够增加电路性能的光刻制造程序。藉由缩小光刻制造程序中所使用之曝光源的波长，较小的主动元件及晶体管是能够经由建立较小的关键尺寸(critical dimension，CD)而实现。电路的关键尺寸是通常定义为线的最小宽度或是两条线之间的最小距离。

掩模通常包含有一个芯片图案或是由若干个芯片图案构成的矩阵。根据掩模的成像或镜像是否显示为不透明，掩模又可分为正掩模或负掩模，其中以负掩模为较佳，此是由于负掩模之光散射效应较小且粒子落在不透明区域中较不会被成像出来所致。当光线照射到微小粒子时，粒子会吸收光的能量，这些能量一部分变成粒子的内能，称为吸收，另一部分则以光的型态射出，此是为散射效应。散射效应是光学投影曝光工具中公知的问题之一。在曝光期间，掩模中所含有之粒子是会造成光线的散射效应，使得成像于晶片表面上之光致抗蚀剂图案的关键尺寸与原本掩模图案上之关键尺寸不相符。

图1是为一公知掩模之示意图，掩模100是具有一个大型图案区110、一个小型图案区120及一开口区130，该开口区130是位于大型图案区110与小型图案区120之间并且包围在小型图案区120的周围。如图1所示，大型图案区110与小型图案区120皆为线形图案并且具有相同大小的线宽及间距。在曝光制造程序中，掩模100是置于一覆盖有光致抗蚀剂层的半导体基材上方。掩模上之小型图案区120会受到其周围开口区130所造成之散光效应而累积大量的光能量于其下的光致抗蚀剂层。图2为使用图1所示掩模图案经光刻后之半导体基材10与光致抗蚀剂图案的剖面图。如图2所示，在显影之后，形成于半导体基材10上与小型图案区120相对应之小型光致抗蚀剂图案区220的尺寸是发生偏差。其中小型光致抗蚀剂图案区220中的虚线部分224是为小型光致抗蚀剂图案之原本线宽，而斜线部分222是为显影之后的实际线宽。小型光致抗蚀剂图案区220的线宽222是小于大型光致抗蚀剂图案区210的线宽212。

公知是藉由对掩模上之小型图案区做预先补偿以改善不同图案间之关键尺寸的差异。然而，随着半导体元件之关键尺寸愈来愈小，在大型图案区与小型图案区间之关键尺寸的补偿是十分困难。

因此，在此项技术中是需要有一种能够改善半导体元件不同图案间关键尺寸一致性的方法与装置。

【发明内容】

因此，本发明的一目的为克服上述公知技术中所遭遇到的问题以及提供一种改善半导体元件不同图案间关键尺寸一致性的方法与装置，可以改善半导体元件大型图案与小型图案间之尺寸偏差。

本发明之另一目的为提供一种改善半导体元件不同图案间关键尺寸一致性的方法与装置，不需使用预先补偿掩模便可改善半导体元件大型图案与小型图案间之尺寸偏差。

本发明之又一目的为提供一种具有虚拟图案的掩模，以实质地降低散射效应所造成之图案转移的不一致。

基于上述目的，本发明提供一种改善半导体元件不同图案间关键尺寸一致性的方法，其特征在于：至少包含下列步骤：

提供一半导体基材；

形成一光致抗蚀剂层于该半导体基材之一表面上；

提供一掩模于该半导体基材之上方，该掩模至少包含有一大型图案区、一小型图案区及一围绕在该小型图案区周围的虚拟图案，该大型图案区具有一第一关键尺寸，该小型图案区具有一第二关键尺寸以及该虚拟图案具有一第三关键尺寸；

提供一曝光光源；

使用该曝光光源与该掩模对该半导体基材进行曝光；以及

在该半导体基材的该表面上进行一显影步骤，形成数个光致抗蚀剂图案。

所述的改善半导体元件不同图案间关键尺寸一致性的方法，其特征在于：该虚拟图案的第三关键尺寸是小于该小型图案区的第二关键尺寸。

所述的改善半导体元件不同图案间关键尺寸一致性的方法，其特征在于：该虚拟图案包含线形图案，该线形图案是由数个直线及间距所组成。

所述的改善半导体元件不同图案间关键尺寸一致性的方法，其特征在于：该虚拟图案包含孔洞图案。

所述的改善半导体元件不同图案间关键尺寸一致性的方法，其特征在于：该虚拟图案的直线及间距宽度是充分的小，以使得该虚拟图案经由曝光及显影步骤之后不会成像于该半导体基材之该表面上。

所述的改善半导体元件不同图案间关键尺寸一致性的方法，其特征在于：该光致抗蚀剂为正性光致抗蚀剂。

所述的改善半导体元件不同图案间关键尺寸一致性的方法，其特征在于：该光致抗蚀剂为负性光致抗蚀剂。

所述的改善半导体元件不同图案间关键尺寸一致性的方法，其特征在于：该掩模为二氧化硅基材。

本发明还提供一种具有虚拟图案的掩模，其特征在于：至少包括：

一基材；

一大型图案区，形成于该基材上并且具有一第一类图案及第一类图案密度；

一小型图案区，形成于该基材上并且具有一第二类图案及第二类图案密度；以及

一虚拟图案，形成于该基材上并且围绕于该小型图案区之周围，该虚拟图案具有一第三类图案及第三类图案密度，该第三类图案的线宽是充分小以致不会被成像出来，

该图案密度是由二相邻之图案间的间距所决定。

所述的具有虚拟图案的掩模，其特征在于：该第一类图案与该第二类图案为相同的图案，并且该第一类图案密度与该第二类图案密度相等。

所述的具有虚拟图案的掩模，其特征在于：该第一类图案与该第二类图案是由数个直线与间距所组成。

所述的具有虚拟图案的掩模，其特征在于：该第一类图案与该第二类图案为不相同的图案，并且该第一类图案密度与该第二类图案密度不相等。

所述的具有虚拟图案的掩模，其特征在于：该第一类图案与该第二类图案为线形图案。

所述的具有虚拟图案的掩模，其特征在于：该虚拟图案之第三类图案的线宽是小于该小型图案区之第二类图案的线宽。

所述的具有虚拟图案的掩模，其特征在于：该虚拟图案是由数个直线及间距所组成。

所述的具有虚拟图案的掩模，其特征在于：该虚拟图案的排列方向是平行于该小型图案区之该第二类图案的排列方向。

所述的具有虚拟图案的掩模，其特征在于：该虚拟图案的排列方向是垂直于该小型图案区之该第二类图案的排列方向。

所述的具有虚拟图案的掩模，其特征在于：该虚拟图案是与该小型图案区相隔一定距离，以使得在一光刻程序之后形成于一半导体基材上的光致抗蚀剂图案具有相同的关键尺寸。

所述的具有虚拟图案的掩模，其特征在于：该基材为一透明基材，并且该第一类图案、该第二类图案与该虚拟图案是不透明的。

所述的具有虚拟图案的掩模，其特征在于：该基材为一不透明基材，并且该第一类图案、该第二类图案与该虚拟图案是透明的。

所述的具有虚拟图案的掩模，其特征在于：该透明基材包含玻璃板。

根据本发明的改善半导体元件不同图案间关键尺寸一致性的方法，其特征在于：至少包含下列步骤：提供一半导体基材；形成一光阻层于该半导体基材之一表面上；提供一掩模于该半导体基材之上方，该掩模至少包含有一大型图案区、一小型图案区及一虚拟图案围绕在该小型图案区的周围；提供一曝光光源；使用该曝光光源与该掩模对该半导体基材进行曝光；以及进行一显影步骤以形成数个光阻图案于该半导体基材之该表面上。该虚拟图案的尺寸是比该小型图案的尺寸大。根据本发明之一实施例，该虚拟图案是包含线形图案，该线形图案是由数个直线及间距所组成。根据本发明之一实施例，该虚拟图案是包含孔洞图案。较佳地，根据本发明之虚拟图案之直线及间距宽度是充分的小，以使得该虚拟图案经由曝光及显影步骤之后不会成像于该半导体基材之该表面上。此外，该光阻是为正光阻或负光阻，而该掩模是为二氧化硅基材。

根据本发明之另一实施例，该虚拟图案是包含孔洞图案。较佳地，根据本发明之虚拟图案之直线及间距宽度是充分的小，以使得该虚拟图案经由曝光及显影步骤之后不会成像于该半导体基材之该表面上。此外，该光致抗蚀剂是为正光致抗蚀剂或负光致抗蚀剂，而该掩模是为二氧化硅基材。

根据本发明之另一较佳实施例，其是提供一种具有虚拟图案之掩模，该掩模至少包括有一基材；一大型图案区，形成于该基材上并且具有一第一类图案及一第一类图案密度(pattern density)；一小型图案区，形成于该基材上并且具有一第二类图案及一第二类图案密度；以及一虚拟图案，形成于该基材上并且围绕于该小型图案区之周围，该虚拟图案具有一第三类图案及一第三类图案密度，该第三类图案之线宽是充分小以致不会被成像出来，其中该图案密度是由二相邻之图案间的间距所决定。较佳地，该第一类图案与该第二类图案是为相同，并且该第一类图案密度与该第二类图案密度是为相同。该第一类图案与该第二类图案是由数个直线与间距所组成。根据本发明之另一较佳实施例，该第一类图案与该第二类图案是为不相同，并且该第一类图案密度与该第二类图案密度是为不相同。该第一类图案与该第二类图案是为线形图案.该虚拟图案之尺寸是大于该小型图案区之尺寸.该虚拟图案是由数个直线及间距所组成。此外，该虚拟图案之直线与间距的宽度是小于该第二类图案之直线与间距的宽度。较佳地，该虚拟图案的排列方向是平行于该第小型图案区之该第二类图案的排列方向。或者，该虚拟图案的排列方向是垂直于该小型图案区之该第二类图案的排列方向。该虚拟图案是与该小型图案区相隔一预定距离，以使得在一光刻制造程序之后形成于一半导体基材上之光致抗蚀剂图案具有相同的关键尺寸。该基材是为一透明基材，并且该第一类图案、该第二类图案与该虚拟图案是为不透明者。该基材是为一不透明基材，并且该第一类图案、该第二类图案与该虚拟图案是为透明者。该透明基材是包含玻璃板。该大型图案区与该小型图案区是包含集成电路的线路图。

【附图说明】

本发明之较佳及其它实施例在下文中将参照伴随图标(未依比例绘制)来加以更详细地说明，其中：

图1为一公知之掩模的示意图；

图2为一使用图1所示掩模图案经光刻后之半导体基材与光致抗蚀剂图案的剖面图；

图3为根据本发明之一较佳实施例之掩模图样；

图4为根据本发明之另一较佳实施例的掩模图样；

图5为根据本发明之又一较佳实施例的掩模图样；以及

图6为使用根据本发明具有虚拟图案的掩模经光刻后之半导体基材与光致抗蚀剂图案的剖面图。

【具体实施方式】

本发明之细节将结合附图所示的实施例而在下文中进行详细描述。熟习此项技术之人士应当了解的是，以下描述内容是包含本发明之示例性描述，本发明的保护范围并不限于下述的实施例。

通常，当将一掩模图案转移至一半导体基材之光致抗蚀剂层时，一光刻掩模是可能具有数个具不同尺寸及形状之图案。于由散射效应，形成半导体基材上之光致抗蚀剂图案可能会发生关键尺寸偏差。图3是显示根据本发明之一较佳实施例之掩模图样，其可以改善由于散射效应所造成之不同尺寸图案间之关键尺寸不一致的问题。一掩模100上至少包含有一大型图案区110、一小型图案区120以及一虚拟图案140围绕在小型图案区120之周围。事实上，本发明之图案实质上是比图3所示之图案更为复杂。为了简化说明，图3所示之图案是以简化方式提供。

在掩模100上，大型图案区110具有大区域的线形图案以及小型图案区120具有较小区域的线形图案，其中大型图案区110之线宽与间距是分别与小型图案区120的线宽与间距相同。较佳地，掩模100是为二氧化硅基材，并且可依据意欲需求而设计成透明或不透明者。如果掩模100为透明时，大型图案区110与小型图案区120的图案是为不透明。反之，如果掩模100为不透明时，大型图案区110与小型图案区120的图案是为透明者。在本发明之另一实施例中，该大型图案区与该小型图案区是包含集成电路的线路图。此外，大型图案区与小型图案区的图案是可为不相同的图案。

如图3所示，虚拟图案140是设置围绕在小型图案区120的周围。较佳地，虚拟图案140的尺寸是比该小型图案区120的尺寸大。虚拟图案140是包含线形图案(直线/间距)、孔洞图案或是其它适当之图案。根据本发明之一较佳实施例，虚拟图案140是为由数个直线与间距所构成之线形图案。在本发明之此实施例中，虚拟图案140的直线排列方向是平行于该小型图案区120之直线的排列方向。该虚拟图案140之直线与间距的宽度是小于该小型图案区120之直线与间距的宽度。较佳地，虚拟图案140之直线及间距宽度是充分的小，以使得该虚拟图案140在曝光及显影步骤之后不会被成像出。该虚拟图案140是与该小型图案区相隔一预定距离，以便不影响小型图案区之的成像。

图4为根据本发明之另一较佳实施例的掩模图样，其中掩模100是至少包含有一大型图案区110、一小型图案区120以及一虚拟图案150围绕在小型图案区120之周围。该大型图案区110具有大区域的线形图案以及小型图案区120具有较小区域的线形图案，其中大型图案区110中的线宽与间距是分别与小型图案区120的线宽与间距相同。虚拟图案150是设置围绕在小型图案区120的周围并且虚拟图案150的尺寸是比小型图案区120的尺寸大。较佳地，虚拟图案150是为由数个直线与间距所构成之线形图案。在本发明之此实施例中，虚拟图案150的直线排列方向是垂直于小型图案区120之直线的排列方向。虚拟图案150之直线与间距的宽度是小于小型图案区120之直线与间距的宽度。较佳地，虚拟图案150之直线及间距宽度是充分的小，以使得虚拟图案150在曝光及显影步骤之后不会被成像出。

图5是显示一根据本发明之又一较佳实施例的掩模，其中掩模300是为一不透明掩模。掩模300是包含有一大型图案区310、一小型图案区320以及一虚拟图案340，该等图案是皆为透明者。大型图案区310具有大区域的线形图案以及小型图案区320具有较小区域的线形图案，其中大型图案区310中的线宽与间距是分别与小型图案区320的线宽与间距相同。虚拟图案340是设置围绕在小型图案区320的周围并且虚拟图案340的尺寸是比小型图案区320的尺寸大。较佳地，虚拟图案340是为由数个直线与间距所构成之线形图案。在本发明之此实施例中，虚拟图案340的直线排列方向是垂直于小型图案区320之直线的排列方向。虚拟图案340之直线与间距的宽度是小于小型图案区320之直线与间距的宽度。较佳地，虚拟图案340之直线及间距宽度是充分的小，以使得虚拟图案340在曝光及显影步骤之后不会被成像出。

以下说明根据本发明之一实施例来改善半导体元件不同图案间关键尺寸之一致性的方法。首先，提供一半导体基材，接着形成一层光致抗蚀剂层于该半导体基材之一表面上，较佳地该光致抗蚀剂层可以使用旋涂方式形成。接着，提供一个掩模于半导体基材之上方，该掩模至少包含有一大型图案区、一小型图案区及一虚拟图案围绕在该小型图案区的周围。然后，提供一曝光光源并且使用该曝光光源与该掩模对该半导体基材进行曝光。最后，执行一显影步骤以形成数个光致抗蚀剂图案于该半导体基材之该表面上。其中该掩模是为根据本发明前述任一较佳实施所述之掩模。熟悉此项技术人应可了解的是，根据本发明之具有虚拟图案的掩模是能够使用在公知半导体制造程序中，不需要改变公知之制造程序。

图6是显示一使用根据本发明具有虚拟图案的掩模经光刻后之半导体基材与光致抗蚀剂图案的剖面图。半导体基材10上是形成有一大型光致抗蚀剂图案区210及一小型光致抗蚀剂图案区220。藉由使用根据本发明之具有虚拟图案之掩模，小型光致抗蚀剂图案区中之光致抗蚀剂的线宽222是与大型光致抗蚀剂图案区中之光致抗蚀剂的线宽212相同。因此，可以改善半导体元件不同图案间之关键尺寸偏差的问题。

根据本发明之掩模，虚拟图案是提供围绕在小型图案区之周围，该虚拟图案可以降低小型图案周围之开口区域的光传输率，因而可减少小型图案区周围之开口区的散光效应并且有助于控制小型图案区与大型图案区之间的光学状态有相同的光累积剂量。因此，在显影之后，掩模上的大型图案区与小型图案区是具有相同关键尺寸。根据本发明之虚拟图案不但可降低光的传输率，而且不会出现于显影后的晶片表面，因此不会对装置造成影响。

根据本发明之方法，预先在掩模之小型图案区的周围形成虚拟图案，可以使得在小型图案区与大型图案区之间不会产生关键尺寸偏差。因此，不需要对掩模上之小型图案区进行预先补偿，如此可以降低制造程序的时间与成本。此外，根据本发明之方法，在小型图案与大型图案之间的共同窗不会受到公知补偿方法之影响，因而不会对原本之制造程序造成影响。

根据本发明之掩模，虚拟图案是提供围绕在小型图案区之周围，该虚拟图案可以降低小型图案周围之开口区域的光传输率，因而可减少小型图案区周围之开口区的散光效应并且有助于控制小型图案区与大型图案区之间的光学状态有相同的光累积剂量。因此，在显影之后，掩模上的大型图案区与小型图案区是具有相同关键尺寸。根据本发明之虚拟图案不但可降低光的传输率，而且不会出现于显影后的晶片表面，因此不会对装置造成影响。

根据本发明之方法，预先在掩模之小型图案区的周围形成虚拟图案，可以使得在小型图案区与大型图案区之间不会产生关键尺寸偏差。因此，不需要对掩模上之小型图案区进行预先补偿，如此可以降低制造程序的时间与成本。此外，根据本发明之方法，在小型图案与大型图案之间的共同窗不会受到公知补偿方法之影响，因而不会对原本之制造程序造成影响。

Claims (22)

1.一种改善半导体元件不同图案间关键尺寸一致性的方法，其特征在于：至少包含下列步骤：

提供一半导体基材；

形成一光致抗蚀剂层于该半导体基材之一表面上；

提供一掩模于该半导体基材之上方，该掩模至少包含有一大型图案区、一小型图案区及一围绕在该小型图案区周围的虚拟图案，该大型图案区具有一第一关键尺寸，该小型图案区具有一第二关键尺寸以及该虚拟图案具有一第三关键尺寸；

提供一曝光光源；

使用该曝光光源与该掩模对该半导体基材进行曝光；以及

在该半导体基材的该表面上进行一显影步骤，形成数个光致抗蚀剂图案。

2.如权利要求1所述的改善半导体元件不同图案间关键尺寸一致性的方法，其特征在于：该虚拟图案的第三关键尺寸是小于该小型图案区的第二关键尺寸。

3.如权利要求1所述的改善半导体元件不同图案间关键尺寸一致性的方法，其特征在于：该虚拟图案包含线形图案，该线形图案是由数个直线及间距所组成。

4.如权利要求1所述的改善半导体元件不同图案间关键尺寸一致性的方法，其特征在于：该虚拟图案包含孔洞图案。

5.如权利要求3所述的改善半导体元件不同图案间关键尺寸一致性的方法，其特征在于：该虚拟图案的直线及间距宽度是充分的小，以使得该虚拟图案经由曝光及显影步骤之后不会成像于该半导体基材之该表面上。

6.如权利要求1所述的改善半导体元件不同图案间关键尺寸一致性的方法，其特征在于：该光致抗蚀剂为正性光致抗蚀剂。

7.如权利要求1所述的改善半导体元件不同图案间关键尺寸一致性的方法，其特征在于：该光致抗蚀剂为负性光致抗蚀剂。

8.如权利要求1所述的改善半导体元件不同图案间关键尺寸一致性的方法，其特征在于：该掩模为二氧化硅基材。

9.一种具有虚拟图案的掩模，其特征在于：至少包括：

一基材；

一大型图案区，形成于该基材上并且具有一第一类图案及第一类图案密度；

一小型图案区，形成于该基材上并且具有一第二类图案及第二类图案密度；以及

一虚拟图案，形成于该基材上并且围绕于该小型图案区之周围，该虚拟图案具有一第三类图案及第三类图案密度，该第三类图案的线宽是充分小以致不会被成像出来，

该图案密度是由二相邻之图案间的间距所决定。

10.如权利要求9所述的具有虚拟图案的掩模，其特征在于：该第一类图案与该第二类图案为相同的图案，并且该第一类图案密度与该第二类图案密度相等。

11.如权利要求9所述的具有虚拟图案的掩模，其特征在于：该第一类图案与该第二类图案是由数个直线与间距所组成。

12.如权利要求9所述的具有虚拟图案的掩模，其特征在于：该第一类图案与该第二类图案为不相同的图案，并且该第一类图案密度与该第二类图案密度不相等。

13.如权利要求9所述的具有虚拟图案的掩模，其特征在于：该第一类图案与该第二类图案为线形图案。

14.如权利要求9所述的具有虚拟图案的掩模，其特征在于：该虚拟图案之第三类图案的线宽是小于该小型图案区之第二类图案的线宽。

15.如权利要求9所述的具有虚拟图案的掩模，其特征在于：该虚拟图案是由数个直线及间距所组成。

16.如权利要求9所述的具有虚拟图案的掩模，其特征在于：该虚拟图案的排列方向是平行于该小型图案区之该第二类图案的排列方向。

17.如权利要求9所述的具有虚拟图案的掩模，其特征在于：该虚拟图案的排列方向是垂直于该小型图案区之该第二类图案的排列方向。

18.如权利要求9所述的具有虚拟图案的掩模，其特征在于：该虚拟图案是与该小型图案区相隔一定距离，以使得在一光刻程序之后形成于一半导体基材上的光致抗蚀剂图案具有相同的关键尺寸。

19.如权利要求9所述的具有虚拟图案的掩模，其特征在于：该基材为一透明基材，并且该第一类图案、该第二类图案与该虚拟图案是不透明的。

20.如权利要求9所述的具有虚拟图案的掩模，其特征在于：该基材为一不透明基材，并且该第一类图案、该第二类图案与该虚拟图案是透明的。

21.如权利要求19所述的具有虚拟图案的掩模，其特征在于：该透明基材包含玻璃板。

22.如权利要求9所述的具有虚拟图案的掩模，其特征在于：该大型图案区与该小型图案区包含集成电路的线路图。

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