CN1307412C - 形成于绝缘体上硅结构上并具有减小的上电漂移的传感器 - Google Patents

Abstract

一种半导体结构，包括：通过绝缘材料层分离的上下半导体材料层。形成在上层中的电阻器连接成具有输出的惠斯通电桥布置。第一电压供电给该电桥。连接于下半导体材料层的第二电压具有为减小传感器上电后的输出漂移而选择的值。

Description

形成于绝缘体上硅结构上 并具有减小的上电漂移的传感器

发明背景

本发明通常涉及半导体基的传感器，且特别涉及基于绝缘体上硅(SOI)的传感器。

背景技术

将隔膜(diaphragm)式硅基压力传感器作为实例来描述过去的传感器的问题。这种压力传感器一般包括定位成传感与压力相关的应力并布置在向其施加直流电压的惠斯通电桥中的压敏电阻器。电桥的输出电压表示被感应的压力。在硅基传感器中已经观察到上电漂移(PUD)现象，该现象不由在向传感器施加电源之后发生的小的热上升来解释。已经观察到与全刻度的0.05％一样大的PUD效应。

PUD现象显然是迁移离子存在于硅芯片表面上或二氧化硅钝化层内的结果，其具有一个优选的断电结构和当施加电源时的第二优选结构。换句话说，这些离子响应于施加到硅芯片上的电压而迁移。由于电荷移动，它们显然影响芯片上的电路元件的特性。电荷可以存在于集成电路的大量位置的任意一个中。他们可以在硅中、在硅上或硅下的绝缘层中、在这些层的两层之间的界面处、或在硅芯片的表面。包括压力传感器的传感器通常设计成电桥结构以最小化这种及其它性能限制。在电桥结构中，只要其平衡元件经历相同改变，由根据上电的电荷再分布引起的任意一个元件的改变不显著。因此，通常注重考虑传感器的设计以确保电桥的各个元件尽可能相同。在除去电源之后，电桥输出的上电漂移将其自身“复位”至在施加电源之前存在的值。在施加电源之后需要用于PUD稳定的时间通常小于在除去电源之后需要用于传感器“复位”的时间。

由于p-n结的消除，绝缘体上硅(SOI)基传感器提供超出了常规体硅基传感器的几种性能优点。在体硅中，将p型压敏电阻器注入或扩散进n-型外延层中，这导致p-n结的形成。p-n结的反向电流泄漏随温度增加(大约每10℃增加一倍)，这最终将工作温度限制为通常125℃。为了最小化通常旁路压敏电阻元件的反向电流泄漏对性能的影响，压敏电阻电桥元件的值通常限制为40K欧姆的最大值以保持在温度上的质量性能。

然而在SOI中，压敏电阻元件通过绝缘层与硅衬底隔离，由此消除p-n结和其相关的反向泄漏电流。因此，取决于金属化系统、封装和材料以及其它变量，SOI材料的高温工作限制显著增加至200℃至400℃的范围。

SOI传感器还允许压敏电阻电桥阻抗增加至具有等效性能的200K欧姆那样高。较高的阻抗成比例地减小传感器功率需求。例如，电桥阻抗从40K欧姆增加至200K欧姆把传感器功率需求减小到原来的1/5。可以不显著增加压敏电阻元件的物理面积而获得这些较大的阻抗值。这通过两种方法来实现。首先，可以将压敏电阻元件的有效厚度形成为显著地薄于在体硅中形成的厚度，这导致与厚度呈反比例的较高表面电阻率(欧姆每平方)。其次，可以减小扩散或注入的压敏电阻器的杂质浓度而不退化性能，这也导致表面电阻率的增加。两种方法结合可以导致，对于相同形式的电阻器区域，五倍增加表面电阻率。

高温度工作和功率减小的结合允许SOI基传感器用于许多超出体硅基传感器能力之外的新的应用中。在减小的测量精确度可接受的传感器应用的情况，或者在允许预热时间周期的情况，上电漂移现象不成为问题。然而，大量的应用需要传感器在施加电源之后非常短暂的时间(例如，几秒或更小)内符合规定。因此，需要一种大幅降低上电漂移起因的绝缘体上硅传感器配置。

发明概述

通过提供一种用于减小在SOI基传感器的惠斯通电桥结构的输出中观察到的上电漂移的解决方法，本发明解决这些和其他需求。在本发明的优选实施例中，传感器具有形成在硅衬底上的一硅层，该硅层具有将该层分为上、下层的绝缘层。在该上层内，形成连接成电桥布置的多个电阻器。优选实施例还包括用于向电桥布置提供第一电压的装置和用于向下硅层提供第二电压的装置。选择第二电压的电平来减小上电漂移。

附图的简要描述

图1示出在现有技术中存在的传感器电桥布置的示意图。

图2示出根据本发明的教导的传感器的横截面图。

图3和4是示出关于图2的传感器的使用的附加细节的示意图。

图5是示出关于图2的传感器的使用的替换布置的附加细节的图示。

发明的详细描述

根据本发明原理的传感器在附图中示出并用参考标记10来表示。将关于本发明在硅基压力传感器中的应用来对其详细描述，但是可以理解其可以用于其他应用，例如温度传感器。传感器10包括具有一个或多个通常由硅构成的隔膜上的压敏电阻器件的网络或电桥12，如图1中所示。在优选的实施例中，以电桥的形式示出四个这种压敏电阻器件。这四个元件示为电阻器14、16、18、20。优选地，电阻器14和18定位在隔膜的径向上，而电阻器16和20定位为与隔膜相切，在这种方式中，对于向隔膜的有源(active)侧施加压力的情况，电阻器14和18会随着压力增加电阻而电阻器16和20会降低电阻。在一般操作中，向终端22施加恒定输入电压而终端24接地。这导致与隔膜上压力有关的输出电压出现在输出终端26与28之间。典型地，还可以使用例如补偿温度变化的补偿网络，但是为了简化没有示出。

本发明应用于形成在半导体或例如绝缘体上硅(SOI)结构的绝缘体结构中的传感器。可以通过各种公知技术形成SOI结构，且不管采用何种方法形成SOI结构，都可以实践本发明。将参考图2描述具体的技术。具有在p⁺⁺衬底上的n外延(n-外延)层36的晶片用作初始晶片。通过在SIMOX工艺中的高能量氧注入在n外延层的顶表面下形成二氧化硅层34。氧化层34上的所得到的薄外延层用作籽晶层以生长增加厚度的n-外延。然后，热氧化层生长在上n外延层上并消耗掉该层的一部分。构图该热氧化层以允许电阻器的形成，并将硼离子注入到上n外延层的该剩余厚度的部分中以形成p⁺硅。然后利用光掩模和切割工艺来形成如为特定的电桥和隔膜结构所期望那样定位的各个p⁺压敏电阻器40。然后形成热氧化层42，并利用接触切割工艺和金属化来形成在顶部的接触22、在中心或中点处的接触26、以及在电桥12底部的接触24。还形成到接触22附近的外延层36或电桥12顶部的接触44和到接触24附近的外延层36或电桥底部的接触46。根据本发明的原理，接触44和46用于向下外延层36施加电压，该下外延层36通过氧化层34与压敏电阻器40电隔离，但建立可以用于影响PUD的电场。

向外延层施加电压可以提供各种结构：

实例1：

电桥中点60的电压可以连接于外延层，如图3中示出。

实例2：

向n-外延层施加恒定电压(V_外延)，该电压为介于电桥激活电压与地电位之间的值，并等于电桥电压(V_电桥)乘一减去n-外延在电桥激活电压的漂移量值(PUD@V_电桥)除以n-外延在电桥激活电压的漂移量值(PUD@V_电桥)与在地电位的漂移量值(PUD@接地)的和的比率。

方程式：

例如：如果V_电桥＝5伏；|PUD@V_电桥|＝3个单位；且|PUD@接地|＝2个单位

则：V_外延＝5(1-3/5)＝2伏

可以以各种方式提供该电压。

例如，通过提供如图4中示出的由串联的电阻器R1与R2组成的电阻器分压器网络，其中R1的开口端连接于电桥电压50而R2的开口端连接于地。然后将电阻器分压器网络的中点52连接于n-外延层。在确定电阻器值时，首先选择R1+R2的总和值(例如10K欧姆)。然后通过

来确定R2的值。

例如：如果将(R1+R2)设置为10K欧姆；|PUD@V_电桥|＝3个单位；且|PUD@接地|＝2个单位

则：R2＝10(1-3/5)＝4K欧姆，而R1＝10K-R2＝6K欧姆

因为观察n-外延层中的阻抗至少在10⁹欧姆的范围内，则(R1+R2)的值可以更大。或者，设置为如通过方程式(1)确定的值的电压源可以直接施加到n-外延层。

实例3：

用来自电源54的低频脉冲宽度调制电压信号56操作如图5中示出的n-外延层，其中高状态等于V_电桥电压，例如5伏直流，而低状态等于地电位。电源54提供矩形波电压56并具有可调节的脉冲宽度。相似于上述实例1确定脉冲宽度关于总周期的比率或占空比。例如，如果|PUD@V_电桥|＝3个单位；且|PUD@接地|＝2个单位，则，脉冲宽度比率＝(1-3/5)＝.40

.40的PW比率意味着在一个循环周期上，n-外延层将具有40％的时间施加V_电桥和60％的时间施加地电位。通过利用常规的电路机械化可以获得该构思的实现，以获得具有脉冲宽度调节能力的期望的低频数字型信号。

测试还示出上电漂移的极性取决于施加到n-外延层36的电压电位，这表示上电漂移机理实质上为离子的。等于电桥激活电压的N-外延层的漂移极性与连接于电源接地的n-外延层的漂移极性相反。

对于体硅基压力传感器，P-型电阻器被直接注入到N型外延(n-外延)层，结果产生p-n结。通常，n-外延层经由横截n-外延层制作的接触电连接于电桥激活电压。这向p-n结提供了反向偏压。n-外延层不能连接于小于电桥激活电压的电压，因为这会正向偏置p-n结，且传感器不会正确工作。

因此，由于在不脱离本发明的精神和总体特征下，这里公开的本发明可以以其它具体的形式体现，其中已经示出一些形式，这里描述的实施例可以全部考虑为是示例性的而非限制性的。本发明的范围由附属的权利要求指示，而非前述说明，且所有落入权利要求的等同物的意义和范围内的改变旨在包含于其中。

Claims (8)

1、一种包含惠斯通电桥的传感器，包括：

第一导电型的硅衬底；

形成在所述硅衬底上的第二导电型的硅层；

在所述硅层内且将所述硅层分为上层和下层的绝缘层；

形成在所述上硅层中并互连成电桥布置的多个电阻器，所述电桥布置具有输出；

用于将第一电压连接于所述电桥布置的装置；和

用于将第二电压连接于所述下硅层的装置，所述第二电压的值选择为减小上电漂移。

2、权利要求1的传感器，其中所述多个电阻器形成具有顶部、底部和中点的惠斯通电桥，所述第一电压施加于所述电桥的所述顶部和所述底部而所述第二电压等于在所述电桥的所述中点的电压。

3、权利要求1的传感器，其中所述第二电压被确定为当所述第二电压等于所述第一电压时观察到的漂移和当所述第二电压等于接地时观察到的漂移的函数。

4、权利要求3的传感器，其中通过将所述第一电压乘以

来确定所述第二电压，其中|PUD@V_电桥|＝当所述第二电压等于所述第一电压时观察的漂移；且|PUD@接地|＝当所述第二电压等于接地时观察的漂移。

5、权利要求1的传感器，其中所述第二电压等于所述第一电压乘以量值： $1-\frac{\mathrm{PU}{D}_1}{\mathrm{\ΣPU}{D}_1+\mathrm{PU}{D}_2},$ 其中PUD₁是连接于所述第一电压的所述第二层的漂移的第一值，而PUD₂是连接于地的所述第二层的漂移的第二值。

6、权利要求1的传感器，所述第二电压具有在第一时间周期期间等于所述第一电压的高状态和在第二时间周期期间等于接地的低状态，所述第一时间周期对总循环时间的比率等于 $1-\frac{\mathrm{PU}{D}_1}{\mathrm{\ΣPU}{D}_1+\mathrm{PU}{D}_2},$ 其中PUD₁是所述第二电压在高电平的漂移的第一值，而PUD₂是所述第二电压接地的漂移的第二值。

7、权利要求1的传感器，还包括具有所述第一电压作为输入和所述第二电压作为输出的电阻器分压器。

8、一种传感器，包括：

半导体材料第一层；

形成在所述第一层上的绝缘层；

形成在所述绝缘层上的半导体材料第二层；

形成在所述半导体材料第二层中并互连成具有输出的电桥布置的多个电阻器；

用于将第一电压连接于所述电桥布置的装置；和

用于将第二电压连接于所述第一层的装置，所述第二电压的值选择为减小在所述第一电压连接之后即刻的时间周期期间的所述输出中的上电漂移。