JP4195388B2 - シリコンオン絶縁体構造上に形成され，減少されたパワーアップドリフトを有するセンサ - Google Patents

Description

本発明は、一般的に半導体ベースのセンサに関し、より詳細にはシリコンオン絶縁体（SOI：silicon on insulator）ベースのセンサに関する。

ダイアフラム型シリコンベースの圧力センサが、過去におけるセンサの問題点を記述するための例として使用されるであろう。そのような圧力センサには典型的には、圧力に関連したひずみを検知するように位置付けされ、直流電圧が印加されるホイートストン・ブリッジに配置されるピエゾ抵抗を含まれる。ブリッジの出力電圧は検知されている圧力を表している。電力がセンサに印加された後に発生し得る小さな熱の上昇によっては説明されないパワーアップドリフト（ＰＵＤ）現象が、シリコンベース・センサにおいて観察されている。フルスケールの０．０５％の大きさのＰＵＤ効果が観察されている。

ＰＵＤ現象は、明らかにシリコンチップ表面上又は二酸化珪素不活性層内に存在する可動イオンの結果であり、パワーオフの場合に一つの好適な構成を有し、パワー印加の場合に第二の好適な構成を有する。換言すると、これらのイオンは、シリコンチップへの電圧印加に応じて可動する。電荷が移動すると、電荷はチップ上の回路素子の特性に明らかに影響を与える。電荷は集積回路内の多くの任意の位置に存在し得る。それらは、シリコン内、シリコン上又はシリコン下の絶縁層内、これらの層の二つの間の境界、又はシリコンチップ表面に存在し得る。圧力センサを含むセンサは、この及び他の性能上の制限を最小にするようにしばしばブリッジ構成に設計される。ブリッジ構成では、パワーアップにおける電荷のリディストリビューションから生じる任意の一つの素子の変化は、その平衡素子が同じ変化を経験している限り重要ではない。従って、センサの設計において、ブリッジの各素子が可能な限り同一になることが保証されるように常に注意がなされている。ブリッジ出力のパワーアップドリフトは、電力が除去された後に、電力が印加される前に存在していた値にそれ自身を「リセットする」。電力が印加された後にＰＵＤが安定化するために必要とされる時間は、典型的には、電力が除去された後にセンサが「リセットする」ために必要とされる時間よりも短い。

シリコンオン絶縁体（ＳＯＩ）ベースのセンサは、ｐ−ｎ結合の除去により従来のバルク−シリコンベースのセンサに比べて、様々な性能上の利点を提供する。バルクシリコンにおいて、ｐ型ピエゾ抵抗はｎ型エピタキシャル層内へ注入又は分散され、その結果ｐ−ｎ結合が形成される。ｐ−ｎ結合の逆電流漏れは、温度と共に増加するので（１０℃毎にほぼ２倍）、結局動作温度は典型的には１２５℃まで制限される。逆電流漏れの性能への効果、典型的にはピエゾ抵抗素子を短絡させる、を最小するために、ピエゾ抵抗ブリッジ素子の値は温度上の品質特性を維持するために典型的には最大４０Ｋオームに制限される。

しかしＳＯＩにおいては、ピエゾ抵抗素子は絶縁層によってシリコン基盤から絶縁されるのでｐ−ｎ結合及びそれに関連した逆漏れ電流が除去される。ＳＯＩ材料の高温動作制限は、従って金属化システム、パッケージング、金属及び他の変数に依存して２００℃から４００℃までの範囲へ非常に増加される。

さらにＳＯＩセンサは同等の特性を有しながら、ピエゾ抵抗ブリッジのインピーダンスを２００Ｋオームの高さまで非常に増加させることを可能とする。より高いインピーダンスはセンサの電力要求を比例的に減少させる。例えば、ブリッジインピーダンスを４０Ｋオームから２００Ｋオームに増加させると、センサの電力要求を５のファクタで減少させる。これらのより大きなインピーダンス値は、ピエゾ抵抗素子の物理領域を殆ど増加させることなく達成される。これは、二つの方法で達成される。第一は、効率的な厚さのピエゾ抵抗素子が、バルクシリコンにおいて形成されるものに比べ非常に薄く形成され得るので、厚さに逆比例するシート抵抗（平方あたりのオーム）が高くなる。第二に、性能の劣化なく、分散され又は注入されたピエゾ抵抗の不純物の濃度を減少し得るので、その結果としてさらにシート抵抗の増加される。二つの方法を組み合わせることにより、同じ形状の抵抗領域に対しシート抵抗は５倍の増加し得る。

高温動作及び電力減少の組み合わせにより、ＳＯＩベースのセンサをバルク−シリコンベースのセンサの能力を超えた多くの新たな応用に使用することを可能にする。測定精度の減少が許容でき、ウォ−ムアップ時間周期が許容可能なセンサの応用では、パワーアップ・ドリフト現象は問題とはならない。しかし、多くの応用では、パワーが印加された後の非常に短い時間内(例えば、数秒もしくはそれより短い時間）の仕様に合致するようなセンサが必要とされる。従って、パワーアップドリフトの原因を非常に減少させるシリコンオン絶縁体センサ構成が必要とされる。

本発明は、ＳＯＩベースのセンサのホイートストン・ブリッジ構成の出力において観測されるパワーアップドリフトを減少させるために解決手法を提供することによってこれら及び他の必要性を解決するものである。本発明の好適な実施の形態では、センサはシリコン基盤上に形成されたシリコンの層を有し、シリコンの層は該層を上層と低層に分割する絶縁層を持つ。この上層内において、複数の抵抗が形成され、ブリッジ配置に結合されている。好適な実施の形態では、第一の電圧をブリッジ配置に供給する手段と、第ニの電圧をシリコンの低層に供給する手段をさらに含んでいる。第二の電圧のレベルは、パワーアップドリフトを減少するように選択される。

本発明の原理に従ったセンサが図面に示されており、一般的に参照番号１０として指定されている。本発明は、シリコンベースの圧力センサにおける応用に関して記述されるであろうが、温度センサなどにおける他の応用において使用され得ることが理解されるべきである。センサ１０は、典型的にはシリコンであるダイアフラム上の一つ以上のピエゾ抵抗素子を持つ図１に示すようなネットワーク又はブリッジ１２を含んでいる。好適な実施形態において、そのような４つのピエゾ抵抗素子がブリッジの形状に示されている。これらの４つの素子は、抵抗１４、１６、１８、２０として示されている。好適には、抵抗１４及び１８は、ダイアフラムに対してラディアル状に配置されており、抵抗１６及び２０はダイアフラムに対し接線上に配置されている。従って、抵抗１４及び１８は圧力と共に抵抗を増加させる一方、抵抗１６及び２０は圧力がダイアフラムのアクティブ側に印加された場合に抵抗を減少させるであろう。典型的な動作においては、一定の入力電圧が端子２２に印加され、端子２４はグランドにある。この結果、ダイアフラム上の圧力に関連した出力電圧が、出力端子２６と２８との間に現れる。例えば温度変化を補償するための補償ネットワークがさらに典型的に使用されるであろうが、単純化のためここには示していない。

本発明は、半導体又は絶縁体、例えば、シリコンオン絶縁体（ＳＯＩ）構造に形成されたセンサに適用される。ＳＯＩ構造は、既知の様々な技術によって形成され得、本発明はＳＯＩ構造が形成される方法に関係なく実践し得る。特定の技術が図２に関して記述されるであろう。ｐ＋＋基盤上にｎエピタキシャル（ｎ−ｅｐｉ）３６を有するウエハは、スターティング・ウエハとして使用される。二酸化珪素層３４は、ＳＩＭＯＸプロセスなどにおける高エネルギー酸素注入によってｎｅｐｉ層の上面の真下に形成される。結果として生成される酸化層３４の上の薄いｅｐｉ層は、厚みを増加したｎｅｐｉの成長させるためにシード層として使用される。それから熱酸化層が、上部ｎｅｐｉ層上に生成され、この層の一部を消費する。この熱酸化層は、抵抗組成物及びボロンイオンがこの上部ｎｅｐｉ層の残りの厚さ部分に注入されｐ+シリコンを形成し得るようにパターン化される。それからフォトマスク及びカットプロセスは、各ｐ+ピエゾ抵抗４０を特定のブリッジ及びダイアフラム構成に所望されるように配置されるように形成するために使用される。それから熱酸化層４２が形成され、接点カットプロセス及び金属化が、ブリッジ１２の上部に接点２２を形成し、中心又は中間点に接点２６を形成し、底部に接点２４を形成するために使用される。接点２２、つまりブリッジ１２の上部に近接したｅｐｉ層３６への接点４４及び接点２４、つまりにブリッジ１２の底部に近接したｅｐｉ層３６への接点４６がさらに形成される。接点４４及び４６は、本発明の原理に従って電圧を低ｅｐｉ層３６に印加し、酸化層３４によってピエゾ抵抗４０から電気的に絶縁されているが、ＰＵＤに影響を与えるために使用され得る電界を確立する。

ｅｐｉ層に電圧を印加することは様々な構成を提供し得る。
例１：
ブリッジの中間点６０での電圧は図３に示すようにｅｐｉ層に結合され得る。
例２：
ブリッジ励起電圧とグランドの間の値である一定の電圧（Ｖｅｐｉ）をｎ−ｅｐｉ層に
印加する。電圧（Ｖｅｐｉ）は、ブリッジ電圧（Ｖ_{ｂｒｉｄｇｅ}）に、１からｎ−ｅｐｉがブリッジ励起電圧（ＰＵＤ＠Ｖ_{ｂｒｉｄｇｅ}）の場合のドリフトの大きさを、ｎ−ｅｐｉがブリッジ励起電圧（ＰＵＤ＠Ｖ_{ｂｒｉｄｇｅ}）の場合のドリフトの大きさとｎ−ｅｐｉがパワーグランド（ＰＵＤ＠ｇｒｏｕｎｄ）の場合のドリフトの大きさとの加算値で除算した比率を減算した値を乗算したものに等しい。

ここで式では、

のように表わされる。

例えば、Ｖ_{ｂｒｉｄｇｅ}＝５ボルトの場合、｜ＰＵＤ＠Ｖ_{ｂｒｉｄｇｅ}｜＝３ユニットであり、｜ＰＵＤ＠ｇｒｏｕｎｄ｜＝２ユニットである。

そこで、Ｖｅｐｉ＝５（１−３／５）＝２ボルト
である。

この電圧は様々な方法で提供され得る。

例えば、図４に示すように直列に結合された抵抗Ｒ１及びＲ２からなり、Ｒ１の解放端はブリッジ電圧５０に結合され、Ｒ２の解放端はグランドに結合される抵抗分割ネットワークによって提供される。そして抵抗分割ネットワークの中間点５２はｎ−ｅｐｉ層に結合されている。抵抗の値を決定する際には、まずＲ１＋Ｒ２の合計値（例えば１０Ｋオーム）を選択する。そしてＲ２の値は

によって決定される。

例えば、Ｒ１＋Ｒ２が１０Ｋオームに設定されると、｜ＰＵＤ＠Ｖ_{ｂｒｉｄｇｅ}｜＝３ユニットであり、｜ＰＵＤ＠ｇｒｏｕｎｄ｜＝２ユニットである。
従って、Ｒ２＝１０（１−３／５）＝４ＫオームでＲ１＝１０Ｋ−Ｒ２＝６Ｋオームになる。

ｎ−ｅｐｉ層に望むインピーダンスは少なくとも１０^９オームの範囲にあるからＲ１＋Ｒ２の値は、さらに大きくなり得る。代替的には、式（１）によって決定された値に設定された電源は直接ｎ−ｅｐｉ層に印加され得る。
例３：
図５に示すように、ｎ−ｅｐｉ層を、ハイ状態がＶ_{ｂｒｉｄｇｅ}電圧、例えば５ボルトの直流電流に等しく、ロー状態がグランドに等しいソース５４からの低周波数パルス幅変調電圧信号５６で操作する。ソース５４は、方形波電圧５６を提供し、調整可能なパルス幅を有している。全周期に対するパルス幅の比率、つまりデューティサイクルは、上述した例１と同様に決定される。例えば、｜ＰＵＤ＠Ｖ_{ｂｒｉｄｇｅ}｜＝３ユニットで、｜ＰＵＤ＠ｇｒｏｕｎｄ｜＝２ユニットの場合、パルス幅率は（１−３／５）＝．４０である。

パルス幅率が．４０であることは、一サイクルの周期全体で、ｎ−ｅｐｉ層には４０％の時間、Ｖ_{ｂｒｉｄｇｅ}が印加され、６０％の時間、グランド電位が印加されることを意味する。この概念の実現は、パルス幅調整能力を持ち所望の低周波数デジタル型信号を達成するための従来の回路機構を使用して達成することが出来る。

テストは、パワーアップドリフトの極性がｎ−ｅｐｉ層３６に印加さえる電圧ポテンシャルに依存しており、パワーアップドリフト機構は性質上イオン的であることを示している。ｎ−ｅｐｉ層がブリッジ励起電圧に等しい場合のドリフトの極性は、ｎ−ｅｐｉがパワーグランドに結合された場合のドリフトの極性とは反対である。

バルクシリコンベースの圧力センサでは、Ｐ型抵抗は直接Ｎ型エピタキシャル（ｎ−ｅｐｉ）層に注入され、ｐ−ｎ結合をもたらす。通常、ｎ−ｅｐｉ層は、ｎ−ｅｐｉ層になされた接触カットを介してブリッジ励起電圧に電気的に結合される。これによりｐ−ｎ結合に対する逆バイアスを提供する。ｎ−ｅｐｉ層はブリッジ励起電圧よりも低い電圧に結合されることは出来ない、なぜならこれはｐ−ｎ結合を順バイアスにし、センサは正確に機能しないであろうからである。

ここで開示された発明は本発明の精神又は一般的な特徴から離れることなく他の特定の形態で実現でき、そのうちの幾つかの形態は示されてきたが、ここで記述された実施の形態は、全ての面において例示的であり、制限するものとは考えるべきではない。本発明の範囲は、上述された記述によってではなく、添付された特許請求の範囲によって示されるべきであり、特許請求の範囲と同等の意味および範囲内にある全ての変化がそれらに含まれるべきである。

従来技術において見られるセンサのブリッジ配置の概略図である。 本発明の教示に従ったセンサの断面図である。 図２のセンサの使用に関連した更なる詳細を示す概略図である。 図２のセンサの使用に関連した更なる詳細を示す概略図である。 図２のセンサの使用に関連した代替的な配置の更なる詳細を示す図解表示である。

Claims (8)

1. 第一の導電率タイプのシリコン基盤と、
   前記シリコン基盤上に形成される第二の導電率タイプのシリコン層と、
   前記シリコン層内にあり、前記シリコン層を上層および低層に分割する絶縁体層と、
   シリコンの前記上層に形成され、出力を持つブリッジ配置に相互接続された複数の抵抗と、
   第一の電圧を前記ブリッジ配置に提供する第１の電源を、前記ブリッジ配置に結合するように作動する少なくとも１つの第１のコンタクトと、
   第二の電圧をシリコンの前記低層に提供する第２の電源を、シリコンの前記低層に結合するように作動する少なくとも１つの第２のコンタクトと、
   を有し、
   前記第二の電圧の値がパワーアップドリフトを減少させるように作動することを特徴とする、センサ。
2. 前記複数のピエゾ抵抗が上部、底部、中間点を有するホイートストン・ブリッジを形成し、前記第一の電圧は前記ブリッジの前記上部及び前記底部に印加され、前記第二の電圧が前記ブリッジの前記中間点の電圧にほぼ等しいことを特徴とする、請求項１に記載のセンサ。
3. 前記第ニの電圧が前記第一の電圧に等しいときに観測されるドリフトと、前記第ニの電圧がグランドに等しいときに観測されるドリフトの関数として、前記第二の電圧が決定されることを特徴とする、請求項１に記載のセンサ。
4. 前記第ニの電圧は、前記第一の電圧を
   

   

   によって乗算することによって決定され、ここで｜ＰＵＤ＠Ｖ_{ｂｒｉｄｇｅ}｜は前記第ニの電圧が前記第一の電圧に等しいときに観測されるドリフトであり、｜ＰＵＤ＠ｇｒｏｕｎｄ｜は前記第ニの電圧がグランドに等しいときに観測されるドリフトであることを特徴とする、請求項３に記載のセンサ。
5. 前記第ニの電圧が、前記第一の電圧に、１から前記第ニの層が前記第一の電圧に結合された場合の第一のドリフト値を前記第一の値と前記第二の層がグランドに結合された場合の第二のドリフト値の加算値で除算した率を減算した量を乗算した値に等しいことを特徴とする、請求項１に記載のセンサ。
6. 前記第二の電圧は、第一の時間周期の間に前記第一の電圧に等しいハイの状態を有し、第二の時間周期の間にグランドに等しいローの状態を有し、前記第一の時間周期の全サイクル時間に対する比率が、１から前記第二の電圧がハイレベルにある場合の第一のドリフト値を第一のドリフト値と前記第二の電圧がグランドに等しい場合の第ニのドリフト値との加算値で除算した値であることを特徴とする、請求項１に記載のセンサ。
7. 入力として前記第一の電圧を有し、出力として前記第二の電圧を有する抵抗電圧分割器をさらに含む、請求項１に記載のセンサ。
8. 半導体材料の第一の層と、
   前記第一の層の上に形成された絶縁層と、
   前記絶縁層の上に形成された半導体材料の第二の層と、
   前記半導体材料の第二の層内に形成され、出力を有するブリッジ配置内に相互接続される複数の抵抗と、
   前記ブリッジ配置へ第一の電圧を提供する第１の電源を、前記ブリッジ配置に結合するように作動する少なくとも１つの第１のコンタクトと、
   前記第一の層へ第二の電圧を提供する第２の電源を、前記第１の層に結合するように作 動する少なくとも１つの第２のコンタクトと、を有し、
   前記第二の電圧の値が前記第一の電圧の結合直後の時間周期の間に前記出力におけるパワーアップドリフトを減少させるように作動することを特徴とする、センサ。

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