CN1305216C - 分布式多路复用器 - Google Patents

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Abstract

一种数字式多路复用器电路，包括接收输入信号的输入传输线结构，具有依次由输入传输线结构连接在一起的输入端的多路复用块，以及依次连接多路复用块的输出端并接收来自多路复用块的输出信号的输出传输线。

Description

分布式多路复用器
技术领域
本发明涉及分布式多路复用器。
背景技术
用于光网应用的电子电路的工作频率在数十千兆赫(GHz)的范围内。典型地，电路的最大工作频率期望是用于制造器件的半导体工艺的单位电流增益频率(fT)的一半。该最大工作频率主要由输出终端安装的输出缓冲器来限定。
发明内容
本发明提供了一种数字多路复用器电路，它包括：接收输入信号的输入传输线结构；具有依次由输入传输线结构连接在一起的输入端的多路复用级；依次连接多路复用级的输出端并接收来自多路复用级的输出信号的输出传输线；和具有连接在多路复用级的输入和传输线之间的集电极开路输出级的缓冲器，其通过外部终端电阻器端接。
本发明还提供了一种分布式多路复用器电路，它包括：多个集电极开路拓扑的多路复用级；连接多路复用级的输入的输入匹配网络，所述输入匹配网络端接50Ω端接电阻器；及连接多路复用级的输出的输出匹配网络，所述输出匹配网络端接50Ω端接电阻器。
本发明还提供了一种分布式数字多路复用器电路，它包括：多个传输线结构；及多个依次连接的多路复用器级，该多路复用器级包括至少一对通过第一和第二传输线串级互连的输入，通过第三传输线串级互连的时钟终端，和通过第四传输线串级互连的输出终端。
附图说明
图1是电路的框图。
详细说明
图1示出了分布式多路复用器电路10，其具有通过输入缓冲器20，22，24连接到输入传输线14，16和18的输入数据信号D012A，D0N 12B，D112C，D1N12D，以及输入选择信号SL 12E和SLN 12F。电路10还包括输入终端电阻器26及多个多路复用级28，30，32。输出传输线34通过电阻器26耦合到电源电压VDD上，并接收来自多路复用级28，30，32上的输出信号。传输线14，16，18可为集总元件型，即，作为电感器使用，但优选为分布型。
输入选择信号SL 12E和SLN 12F提供一个如20千兆赫兹(GHz)的信号并在两输入数据信号D0 12A和D1 12C之间转换。输入传输线14，16，18分别通过缓冲器20，22，24接收输入12A-F。
三个缓冲器20，22和24为用于输入12A-F的电路。该三个缓冲器20，22，24具有匹配阻抗。一个实施例中，缓冲器20，22，24为具有外部终端电阻器26的集电极开路设计。在另一个实施例中，缓冲器20，22，24内部包括电阻器26。输出信号从缓冲器20，22，24传输到多路复用级28，30，32。
多路复用级28，30，32为具有射极输出器的时域多路复用器。与缓冲器20，22，24相同，多路复用级28，30，32在输出上采用集电极开路。多路复用级28，30，32的数量n可从大约3变化到大约6。所使用的多路复用级28，30，32的数量n取决于期望输出信号的大小。从每个多路复用级28，30，32的输出分别加上同相电流到输出节点36，用于在节点处产生一输出电压。优选实施例中，晶体管为硅锗异质结双极晶体管(SiGe HBTs)。
传输线14，16，18将输入信号12A-F从缓冲器20，22，24输送到多路复用级28，30，32，并将多路复用信号输送到输出36。从每个多路复用级28，30，32到输出端的电气路径长度相同。照这样，依次输出信号36在输出上同相相加。为了最佳实施，传输线14，16，18定义为阻抗高于50Ω。当考虑将多路复用级28，30，32的端口晶体管的本征电容作为传输线结构的阻抗的一部分时，可以得到50Ω的匹配特性阻抗。每一传输线14，16，18，34充当两个单端传输线。在其他实施例中，每一传输线14，16，18，34可以充当一个单端线或充当一个差动线。在优选实施例中传输线14，16，18，34为微波传输带型。
集电极开路缓冲器20，22和24的输出阻抗取决于终端电阻器26的电阻值，并优选与输入传输线14，16，18的阻抗匹配，同时也与多路复用级28，30，32的输入或本征输入电抗匹配。一般地，这些多路复用级28，30，32的输入电抗实际上为容性。例如，输入传输线14，16和18具有90Ω的特性阻抗。终端电阻器26应该具有与多路复用级28，30，32的输入电容一起与输入传输线14，16，18的阻抗匹配的阻抗。就是说，每一输入传输线14，16，18的特性阻抗结合多路复用级28，30，32的本征输入电容进行选择以为传输线14，16，18的整体输入结构14′，16′，18′以及多路复用级28，30，32的输入电容提供期望如50Ω的特性阻抗。
输入网络的50Ω的阻抗确定输入数据和时钟缓冲器驱动的负载。所具有的好处是有效地驱动带有低电压漂移和半数据率的单片级缓冲器的高功率多路复用级的输入。然后多路复用器输出驱动高电压漂移且全数据率的外部负载。
在一个实施例中，具有单位电流增益频率fT＝47GHz的SiGe双极性技术用在电路10的设计中。采用标准多路复用级拓扑所能产生的最大数据率为30Gb/s。当使用三个多路复用级28，30，32时采用电路10拓展最大数据率的极限到大于40Gb/s。电路10具有高输出驱动能力且具有50Ω的终端。因此，不必使用单独的输出缓冲器。
电路10具有时分多路复用级拓扑，与标准多路复用级拓扑相比其在扩展的频率范围内工作。由于避免了多片方案，因此降低了成本。电路10包括n个简单的集电极开路拓扑的多路复用级，与这些多路复用级连接的匹配网络，集电极开路缓冲器，及在数据、选择和输出信号的输入和输出处的50Ω的终端电阻器。
因此，分布式数字多路复用级具有多个传输线结构14′，16′，18′。结构14′，16′，18′包括多个依次连接的多路复用级块的本征输入电抗。通过用于第一和第二输入端的第一和第二传输线将这些块串级互连。这些块具有通过第三传输线串级互连的时钟端。输出端串级通过第四传输线互连。第五传输线结构可用于与第四传输线结构一起差动地将输出信号从多路复用级连接到输出终端上。
分布式数字多路复用级电路具有整体传输线结构，该整体传输线结构具有至少部分由多路复用级块的输入的本征输入阻抗和多个传输线的本征输入阻抗一起确定的特性阻抗。
还可提供在这些高频率工作的其他数字逻辑设备。因此，其他实施例也在依次的权利要求的范围之内。

Claims (19)

1.一种数字多路复用器电路，包括：
接收输入信号的输入传输线结构；
具有依次由输入传输线结构连接在一起的输入端的多路复用级；
依次连接多路复用级的输出端并接收来自多路复用级的输出信号的输出传输线；和
具有连接在多路复用级的输入和传输线之间的集电极开路输出级的缓冲器，其通过外部终端电阻器端接。
2.如权利要求1所述的电路，其中外部终端电阻器将输出传输线连接到电源电压上。
3.如权利要求1所述的电路，其中输入包括：差动数据输入信号；及差动时钟输入信号。
4.如权利要求1所述的电路，其中多路复用级为集电极开路拓扑中的时域复用器。
5.如权利要求1所述的电路，其中外部终端电阻器的阻抗与传输线的阻抗匹配，传输线结构包括多路复用级的本征输入电容。
6.如权利要求5所述的电路，其中多路复用级的输入端口的晶体管和多路复用级的输出端口的晶体管具有匹配电容。
7.如权利要求1所述的电路，其中输入传输线定义为高于50Ω的阻抗。
8.如权利要求7所述的电路，其中阻抗为90Ω。
9.一种分布式多路复用器电路，包括：
多个集电极开路拓扑的多路复用级；
连接多路复用级的输入的输入匹配网络，所述输入匹配网络端接50Ω端接电阻器；及
连接多路复用级的输出的输出匹配网络，所述输出匹配网络端接50Ω端接电阻器。
10.如权利要求9所述的电路，其中每一多路复用级包括时域多路复用器。
11.如权利要求10所述的电路，其中时域多路复用器包括具有相同本征电容的输入端口上的晶体管和输出端口上的晶体管。
12.如权利要求9所述的电路，还包括：
接收差动输入信号的输入缓冲器，该输入缓冲器包括集电极开路缓冲器，所述集电极开路缓冲器提供差动缓冲输入信号给输入匹配网络；及
其中输入匹配网络包括：
一对输入传输线，以差动地将差动缓冲输入信号从输入缓冲器传输到多路复用级上，该传输线定义为阻抗高于50Ω。
13.如权利要求12所述的电路，其中输出匹配网络包括一对输出传输线，以接收来自多路复用级的差动输出信号，同时该输出传输线具有50Ω的特性阻抗。
14.一种分布式数字多路复用器电路，包括：
多个传输线结构；及
多个依次连接的多路复用器级，该多路复用器级包括至少一对通过第一和第二传输线串级互连的输入，通过第三传输线串级互连的时钟终端，和通过第四传输线串级互连的输出终端。
15.如权利要求14所述的分布式数字多路复用器电路，其中多个传输线的特性阻抗至少部分地由多路复用器级的输入的本征输入阻抗确定。
16.如权利要求15所述的分布式数字多路复用器电路，其中特性阻抗高于50Ω。
17.如权利要求16所述的分布式数字多路复用器电路，其中特性阻抗为90Ω。
18.如权利要求14所述的分布式数字多路复用器电路，其中每一多路复用器级包括具有匹配电容的输入端口上的晶体管和输出端口上的晶体管。
19.如权利要求14所述的分布式数字多路复用器电路，还包括第五传输线结构，与第四传输线结构一起差动地将差动输出信号从多路复用器级连接到输出终端上。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
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Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4983865A (en) 1989-01-25 1991-01-08 Pacific Monolithics High speed switch matrix
JPH0758963B2 (ja) * 1989-01-27 1995-06-21 日本電気株式会社 セル交換装置
EP0593609A1 (en) * 1991-07-01 1994-04-27 Telstra Corporation Limited High speed switching architecture
US5602479A (en) * 1995-08-08 1997-02-11 Picker International, Inc. Quadrature radio frequency coil for magnetic resonance imaging
JP3660591B2 (ja) * 1998-11-10 2005-06-15 株式会社東芝 マトリクススイッチ
US6680610B1 (en) * 1999-05-24 2004-01-20 Walid E. Kyriakos Apparatus and method for parallel MR data acquisition and parallel image reconstruction from multiple receiver coil arrays for fast MRI
US6577888B1 (en) * 2000-09-29 2003-06-10 Usa Instruments, Inc. Sliding-dome and split-top MRI radio frequency quadrature array coil system

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