CN1284231C - 感光式半导体封装件及其制法以及其导线架 - Google Patents

感光式半导体封装件及其制法以及其导线架 Download PDF

Info

Publication number
CN1284231C
CN1284231C CNB2003101238860A CN200310123886A CN1284231C CN 1284231 C CN1284231 C CN 1284231C CN B2003101238860 A CNB2003101238860 A CN B2003101238860A CN 200310123886 A CN200310123886 A CN 200310123886A CN 1284231 C CN1284231 C CN 1284231C
Authority
CN
China
Prior art keywords
zone
semiconductor package
type semiconductor
chip
package part
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CNB2003101238860A
Other languages
English (en)
Other versions
CN1635632A (zh
Inventor
黄建屏
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Siliconware Precision Industries Co Ltd
Original Assignee
Siliconware Precision Industries Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Siliconware Precision Industries Co Ltd filed Critical Siliconware Precision Industries Co Ltd
Priority to CNB2003101238860A priority Critical patent/CN1284231C/zh
Publication of CN1635632A publication Critical patent/CN1635632A/zh
Application granted granted Critical
Publication of CN1284231C publication Critical patent/CN1284231C/zh
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49171—Fan-out arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/85909—Post-treatment of the connector or wire bonding area
    • H01L2224/8592—Applying permanent coating, e.g. protective coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/161—Cap
    • H01L2924/1615—Shape
    • H01L2924/16195—Flat cap [not enclosing an internal cavity]

Landscapes

  • Light Receiving Elements (AREA)

Abstract

一种感光式半导体封装件及其制法与其导线架，其制法包括：制备一导线架；形成至少一凹部，并在该芯片座上形成至少一凹设区域；进行模压工序，填充一封装胶体，封装胶体定义出一芯片空间；接置一芯片，令该非作用表面至少有部份粘置在该凹设区域上方的封装胶体上；电性连接该芯片的作用表面与该多条管脚；以及以一透光单元封盖住该芯片空间，进而可借该凹设区域提升该封装胶体与导线架间的夹持力与结构强度、强化芯片座与封装胶体间夹持力，不会使材料接口产生破裂，同时还能避免焊线断裂，本发明具有工序简易、成本低廉、操作很容易等特点。

Description

感光式半导体封装件及其制法以及其导线架
技术领域
本发明是关于一种感光式半导体封装件及其制法与其导线架，特别是关于一种适用于影像传感器、且具有高结构强度的感光式半导体封装件及其制法与其导线架。
背景技术
随着电子工业的进步与数字时代的来临，各式电子产品已日渐朝向功效整合的趋势发展，期望能将多样产品整合在单一的电子装置上，以提升其用途，进而突破原有的空间限制。因此，例如电荷藕合组件(Charge Coupled Device，CCD)或CMOS传感器(CMOS Sensor)等可整合到各类便携装置的电子组件扮演着重要的角色。如何封装此类组件所使用的感光式半导体芯片，并提升整体封装技术的优良率，显然已是封装技术发展上的重要课题。
目前要封装此类感光式半导体芯片时，由于顾及此类芯片需直接进行辐射或接收光信号，且也要避免周遭灰尘或湿气进入该芯片周围而损及其运行效能，故一般均是如美国专利第6,384,472号案所发明的，如图7一般，制备一包括芯片座61与多条管脚62的现有导线架60(Leadframe)，先以封装胶体65(Molding Compound)围限出一胶堤(Dam)，形成供此类芯片63安置的空间(Cavity)，接着将芯片63接置在该具有胶堤65的芯片座61上，还利用焊线64(Wire)电性连接该芯片63与对应的管脚62，最后再以一例如光学玻璃(Optical Glass)的透光材料66封盖在该胶堤上，形成一盖子(Lid)，进行湿气的隔绝并发挥透光功能，达到低成本的商业需求。
这一现有技术还如在图所示的该芯片座61的外缘与各管脚62的内缘形成阶梯状的结构，以借其阶梯状的凹设部份67增加封装胶体65与导线架60间的接触面积，提升两者的结合强度(Bound ability)与夹持力；然而，在实际生产过程中即可发现，经过后续高温可靠度或冲击测试乃至长距离的搬运过程后，该凹设部份67所增加的封装胶体65接触面积仍然有限，且该封装胶体65也仅限于该芯片座61周围侧边的附着，仍会由于夹持力不够，导致的脱落或破裂(Crack)现象，不但造成整体结构的破坏，也可能在破裂后形成细缝，导致湿气或灰尘的渗入而影响该感光式芯片63的作用表面，形成严重的质量问题。
美国专利第6,545,332号案另提出一种改良式的封装结构，它是如图8所示，在上述图7的芯片座与管脚上另涂布一层液态胶体71，以令该液态胶体71包覆在该感光式芯片72的周围，并部份包覆该多条焊线73，该胶体71可以是一树脂，且其涂布高度是不大于该芯片72的作用表面，以借其固化后的包覆，强化该芯片座74，并可加以定位该多条焊线73，提升整体封装件的结构强度；然而，这一设计并无法解决上述芯片座74与封装胶体75夹持力不够的问题，仍难以避免结构破裂的现象，此外，若与图7的现有封装件相比较，这一设计尚增加了涂布液态胶体71的步骤，会导致量产上多余的工序与材料成本负担，且该液态胶体71的原意虽在于定位该多条焊线73，但由于其热膨胀系数与例如金线的焊线73相距过大，极可能在高温测试中造成热膨胀不匹配(CTE Mismatch)的现象，导致焊线73的断线，反造成优良率的降低。
因此，如何开发一种改进的感光式半导体封装件及其制法，能够提升其芯片座与封装胶体间的夹持力，避免结构的破裂，同时还不会导致成本上升或焊线的断裂，确是相关研发领域所迫切待解的课题。
发明内容
为克服上述现有技术的缺点，本发明的主要目的在于提供一种具有高结构强度的感光式半导体封装件及其制法与其导线架。
本发明的再一目的在于提供一种可强化芯片座与封装胶体间夹持力的感光式半导体封装件及其制法与其导线架。
本发明的另一目的在于提供一种不会使材料接口产生破裂的感光式半导体封装件及其制法与其导线架。
本发明的再一目的在于提供一种工序简易且成本低廉的感光式半导体封装件及其制法与其导线架。
本发明的又一目的在于提供一种不致产生焊线断裂的感光式半导体封装件及其制法与其导线架。
为达上述及其它目的，本发明所提供的感光式半导体封装件包括：具有一芯片座与多条管脚的导线架，该多条管脚上接近该芯片座的一端分别形成有至少一凹部，该芯片座上则是包括至少一凹设区域；一封装胶体，是填充在该芯片座的凹设区域、管脚的凹部、和芯片座与管脚之间，并形成在该导线架上以定义出一芯片空间；具有一作用表面与一非作用表面的芯片，是容设在该芯片空间中，且该非作用表面是至少有部份粘置在该凹设区域上方的封装胶体上而不与该凹设区域接触；多条导电组件，用以电性连接该芯片的作用表面与该多条管脚；以及一透光单元，是接置在该导线架上的封装胶体之上，以封盖住该芯片空间。
因此，本发明的感光式半导体封装件的制法，其步骤包括：制备一导线架，是具有一芯片座与多条的管脚；在该导线架上进行半蚀刻(Half-Etching)或压印(Coining)等步骤，以在该多条管脚上接近该芯片座的一端分别形成至少一凹部，并在该芯片座上形成至少一凹设区域；进行模压工序，以在该芯片座的凹设区域、管脚的凹部与模具间填充一封装胶体，并在该导线架上也形成封装胶体以定义出一芯片空间；在该芯片空间上接置一芯片，该芯片具有一作用表面与一非作用表面，并令该非作用表面至少有部份粘置在该凹设区域上方的封装胶体上而不与该凹设区域接触；电性连接该芯片的作用表面与该多条管脚；以及以一透光单元接置在该导线架上封装胶体上方，封盖住该芯片空间。
此外，本发明的感光式半导体封装件发明的导线架包括：一芯片座，包括至少一凹设区域；以及多条管脚，其接近该芯片座的一端是分别形成有至少一凹部；其中，该芯片座的凹设区域与该管脚的凹部是在模压工序中填充满一封装胶体，供芯片接置在该芯片座上时，其非作用表面至少有部份接置在该凹设区域上方的封装胶体上而不与该凹设区域接触。
上述凹设区域是以半蚀刻(Half-Etch)法或压印(Coining)法所制成，且该凹设区域形成在该芯片座的中央或周围，同时，该凹设区域是一多边形凹设区域、十字形凹设区域或圆形凹设区域，且其表面上是可再形成有至少一开孔区域，该开孔区域则是多个孔洞或单一方形区域。
此外，上述芯片是一作用表面上具有感光区的感光式芯片，该透光单元则是为一玻璃片(Glass)、红外线滤光片(IR Filter)或透光材料涂布层。
因此，本发明的感光式半导体封装件及其制法与其导线架，即是借由至少一开设在该芯片座上的凹设区域，令封装胶体填充入该凹设区域内而包覆该芯片座，使该芯片的非作用表面至少有部份粘置在该凹设区域上方的封装胶体上，而不与该凹设区域接触，进而提升该封装胶体与芯片座间的夹持力与结构强度、强化芯片座与封装胶体间夹持力，不会使材料接口产生破裂，同时还能避免焊线断裂，本发明具有工序简易、成本低廉、操作很容易等特点。
附图说明
图1A至图1H是本发明的感光式半导体封装件的实施例1的制法流程图；
图2A及图2B是自图1C的剖视线所视的感光式半导体封装件剖视图；
图3A是本发明的实施例2的导线架上视图；
图3B是本发明的实施例2的感光式半导体封装件的剖视图；
图4A是本发明的实施例3的导线架上视图；
图4B是本发明的实施例3的感光式半导体封装件的剖视图；
图5A是本发明的实施例4的导线架上视图；
图5B是本发明的实施例4的感光式半导体封装件的剖视图；
图6A是本发明的实施例5的导线架上视图；
图6B是本发明的实施例5的感光式半导体封装件的剖视图；
图7是美国专利第6,384,472号案发明的半导体封装件剖视图；
图8是美国专利第6,545,332号案发明的半导体封装件剖视图。
具体实施方式
实施例1
本发明提出的感光式半导体封装件，实施例1的制法是如图1A至1G所示，首先如图1A，制备一导线架10，它具有一芯片座11与位列在该芯片座11周围的多条管脚12，并在该多条管脚12上、接近该芯片座11的一端进行半蚀刻(Half-Etching)，分别形成一近似阶梯结构的凹部13；接着，如图1B，以半蚀刻法在该芯片座11的上表面11a蚀刻一凹设区域20，该凹设区域20是如图1C的导线架10上视图所示，是一位于该芯片座11中央的八边形，令该芯片座11上形成一八边形的凹陷，同时，该八边形凹设区域20是蚀刻至接近该芯片座11的边缘，使该芯片座11上仅余下四角缘位置的三角形非凹设区域25；再如图1D所示，进行一模压工序，该工序的下模具31是切齐该导线架的下表面，其上模具32则如图所示，预留一模穴空间33，令封装胶体35充填其中，可在脱模后(如图1E)，借该封装胶体35的围置在该导线架10上定义出一芯片空间40，并令该芯片座11的凹设区域20、管脚12的阶梯结构凹部13与上、下模具31、32间，均填充满封装胶体35；再如图1E，在该芯片空间40上接置一感光式芯片41，它是以该芯片41的非作用表面41b，粘置在该芯片座11的凹设区域20上方的封装胶体35上，且由于该芯片座11上已预先蚀刻有供填充封装胶体35的凹设区域20，因此该非作用表面41b是如图1F所示，粘置在该凹设区域20上方的封装胶体35上，而不与该凹设区域20接触；同时，再根据预先的布局，以多条焊线43电性连接该芯片41的作用表面41a与其所对应的多条管脚12；接着，如图1G所示，以一例如玻璃(Glass)的透光单元50，接置在该导线架10上的封装胶体35，令该透光单元50位于该封装胶体35上并封盖住该芯片空间40，使该透光单元50与该芯片41作用表面41a上的感光区(图未标)间隔一距离，以同时发挥防尘与透光的效果；最后，再如图1H，进行切割(Singulation)步骤，切除不必要的管脚，即完成本发明的具有高结构强度的感光式半导体封装件。
因此，借由上述形成在该芯片座11上的凹设区域20，即可大幅增加该芯片座11与封装胶体35间的接触面积，解决现有两者夹持力不足而破裂的问题，由图1C的上视图与根据其不同剖面所得到的剖视图图1H、图2A、图2B即可更清楚看见，借由此一八边形凹设区域20的设计，该封装胶体35与芯片座11间至少增加了该凹设区域20表面与四个三角形非凹设区域25侧面的接触，使得该封装胶体35不再仅限于芯片座11周围侧边的附着，再加上预先设计的管脚12端部的阶梯结构13，显然充分增加了该封装胶体35填充在该导线架10间隙的夹持力，从而可强化整体结构的强度，不会于在材料接口处发生材料破裂的现象；同时，与现有技术比较，本发明的制法不会增加整体工序的成本，所使用的焊线43也不致产生断裂现象，充分解决了现有技术的品质问题。
故而，本发明所发明的感光式半导体结构，即如图1H、图2A、图2B的剖视图所示，包括具有一芯片座11与多条管脚12的导线架10，该多条管脚12上接近该芯片座11的一端分别形成有一阶梯结构凹部13，该芯片座11上则包括有一处以半蚀刻法蚀刻形成的八边形凹设区域20，令该方形芯片座11的上表面形成八边形的凹设区域20与位于四角缘的三角形非凹设区域25，同时，该感光式半导体结构的感光式芯片41，是以其非作用表面41b接置在该芯片座11凹设区域20上方的封装胶体35上，该封装胶体35除填充在该芯片座11的凹设区域20、管脚12的凹部13与芯片41间外，并形成在该导线架10上以围置定义出一芯片空间40，令该芯片41与电性连接该芯片41及管脚12的焊线43容设在该芯片空间40中，另外，该导线架10上的封装胶体35上方接置有一例如玻璃的透光单元50，封盖住该芯片空间40，使该芯片41的作用表面41a与该透光单元50之间间隔一距离。
上述形成在该芯片座11上的凹设区域20，除了是以半蚀刻法制成之外，也可采用现有的压印(Coining)法或其它移除工序，均可达到相同的功效；此外，该透光单元50除使用玻璃外，也可选用其它透光(Transparent)材料，例如选用一红外线滤光片(IR Filter)或液态的透光材料涂布层等。
实施例2
本发明所示的凹设区域20，除了如上述实施例1所示的开设在该芯片座11中央的八边形区域外，也可设计成其它凹陷形状，例如图3A、图3B所示的实施例2(图3是导线架的上视图，图3B是整体封装结构的剖视图)，即是在该芯片座11的中央开设一十字形凹设区域20，并令其延伸至该芯片座11的各边，此时，芯片41也如图3B所示，是接置在该十字形凹设区域20上方的封装胶体35，而不与该凹设区域20接触，即可借该封装胶体35与该十字形凹设区域20各表面所增加的接触夹持，提升整体结构的强度；因此，该凹设区域20的设计形状并非本发明的限制，设计者也可视需要与加工便利，将其设计为圆形或多边形的凹设区域，就一般而言，当该凹设区域的边数愈多，所增加的芯片座11与封装胶体35的接触面积也会愈多，也能取得一较好的附着夹持功效。
实施例3
如要再提升本发明的功效，也可在上述凹设区域20表面上，再开设另一开孔(Opening)区域55，例如图4A、图4B所示的实施例3(图4A是导线架的上视图，图4B是整体封装结构的剖视图)，即是在该八边形凹设区域20的表面中央，再开设一方形开孔区域55，该方形开孔区域55也是以半蚀刻法或压印法等制法制成，即可如图4B的剖视图，再借填充在该开孔区域55中的封装胶体35，增加封装胶体35与芯片座11的接触面积，再提升其夹持力与结构强度。
实施例4
上述开孔区域也非仅限于单一方形的设计，例如图5A、图5B所示的实施例4(图5A是导线架的上视图，图5B是整体封装结构的剖视图)，即是将该单一方形开孔区域改为四个开孔55的设计，以借分别填充入该四个孔洞55的封装胶体35，强化本发明的功效，以达到理想的夹持力与结构强度。
实施例5
本发明的凹设区域除了开设在该芯片座11的中央外，也可设计开设在该芯片座11的周围，令该芯片座11的上表面除凹陷的凹设区域20外，尚还有位列于中央的非凹设区域25，例如图6A、图6B所示的实施例5(图6A是导线架的上视图，图6B是整体封装结构的剖视图)，即是在该芯片座11周围开设一八边形环状凹设区域20，在其中央留下一方形非凹设区域25，此时芯片41即部份接置在该非凹设区域25的表面上、部份接置在该环状凹设区域20上方的封装胶体35上，令该封装胶体35填充在该八边形环状凹设区域及该非凹设区域25的侧表面周围，进而可提升该芯片座11与封装胶体35间的夹持力。
综上所述，即知本发明是借由至少一开设在该芯片座11上的凹设区域20设计，令封装胶体35填充入该凹设区域20与芯片41之间，使该芯片41的非作用表面41b至少有部份粘置在该凹设区域20上方的封装胶体35上，而不与该凹设区域20接触，进而增加该封装胶体35与芯片座11的接触面积，从而提升其夹持力与结构强度；因此，借由此一凹设区域20概念，与现有的以其非作用表面粘置在芯片座上的芯片与半导体封装件相比，本发明确实充分解决了现有问题，同时还兼有成本低廉与焊线不易断裂的功效。

Claims (48)

1.一种感光式半导体封装件，其特征在于，该封装件包括：
导线架，具有一芯片座与多条的管脚，该多条管脚上接近该芯片座的一端分别形成有至少一凹部，该芯片座上则包括有至少一凹设区域；
封装胶体，填充在该芯片座的凹设区域、管脚的凹部、和芯片座与管脚之间，并形成在该导线架上以定义出一芯片空间；
芯片，具有一作用表面与一非作用表面，且容设在该芯片空间中，并以该非作用表面接置在该芯片座上，该非作用表面至少有部份接置在该凹设区域上方的封装胶体，而不与该凹设区域接触；
多条导电组件，电性连接该芯片的作用表面与该多条管脚；以及
透光单元，接置在该导线架上的封装胶体之上，以封盖住该芯片空间。
2.如权利要求1所述的感光式半导体封装件，其特征在于，该凹设区域是一半蚀刻区域。
3.如权利要求1所述的感光式半导体封装件，其特征在于，该凹设区域是一压印区域。
4.如权利要求1所述的感光式半导体封装件，其特征在于，该芯片的非作用表面是完全位于该凹设区域之上而不与该凹设区域接触。
5.如权利要求1所述的感光式半导体封装件，其特征在于，该凹设区域是形成在该芯片座的中央。
6.如权利要求1所述的感光式半导体封装件，其特征在于，该凹设区域是形成在该芯片座的周围。
7.如权利要求1所述的感光式半导体封装件，其特征在于，该凹设区域是一多边形凹设区域。
8.如权利要求1所述的感光式半导体封装件，其特征在于，该凹设区域是一十字形凹设区域。
9.如权利要求1所述的感光式半导体封装件，其特征在于，该凹设区域是一圆形凹设区域。
10.如权利要求1所述的感光式半导体封装件，其特征在于，该凹设区域上是再形成有至少一开孔区域。
11.如权利要求10所述的感光式半导体封装件，其特征在于，该开孔区域是有多个孔洞。
12.如权利要求10所述的感光式半导体封装件，其特征在于，该开孔区域是一方形区域。
13.如权利要求1所述的感光式半导体封装件，其特征在于，该管脚上的凹部是一阶梯结构。
14.如权利要求1所述的感光式半导体封装件，其特征在于，该透光单元是一玻璃片。
15.如权利要求1所述的感光式半导体封装件，其特征在于，该透光单元是一红外线滤光片。
16.如权利要求1所述的感光式半导体封装件，其特征在于，该透光单元是一透光材料涂布层。
17.如权利要求1所述的感光式半导体封装件，其特征在于，该芯片是一作用表面上具有感光区的感光式芯片。
18.如权利要求1所述的感光式半导体封装件，其特征在于，该导电组件是焊线。
19.一种感光式半导体封装件的制法，其特征在于，该制法包括：
制备一导线架，具有一芯片座与多条管脚；
在该导线架上进行移除步骤，以在该多条管脚上接近该芯片座的一端分别形成至少一凹部，并在该芯片座上形成至少一凹设区域；
进行模压工序，在该芯片座的凹设区域、管脚的凹部与模具间填充一封装胶体，并在该导线架上也形成封装胶体以定义出一芯片空间；
在该芯片空间上接置一芯片，该芯片具有一作用表面与一非作用表面，并令该非作用表面至少有部份接置在该凹设区域上方的封装胶体上而不与该凹设区域接触；
电性连接该芯片的作用表面与该多条管脚；以及以一透光单元接置在该导线架上的封装胶体之上，封盖住该芯片空间。
20.如权利要求19所述的感光式半导体封装件的制法，其特征在于，该凹设区域与凹部是以半蚀刻法形成的。
21.如权利要求19所述的感光式半导体封装件的制法，其特征在于，该凹设区域与凹部是以压印法形成的。
22.如权利要求19所述的感光式半导体封装件的制法，其特征在于，该芯片的非作用表面是完全位于该凹设区域之上而不与该凹设区域接触。
23.如权利要求19所述的感光式半导体封装件的制法，其特征在于，该凹设区域是形成在该芯片座的中央。
24.如权利要求19所述的感光式半导体封装件的制法，其特征在于，该凹设区域是形成在该芯片座的周围。
25.如权利要求19所述的感光式半导体封装件的制法，其特征在于，该凹设区域是一多边形凹设区域。
26.如权利要求19所述的感光式半导体封装件的制法，其特征在于，该凹设区域是一十字形凹设区域。
27.如权利要求19所述的感光式半导体封装件的制法，其特征在于，该凹设区域是一圆形凹设区域。
28.如权利要求19所述的感光式半导体封装件的制法，其特征在于，该凹设区域上是再形成有至少一开孔区域。
29.如权利要求28所述的感光式半导体封装件的制法，其特征在于，该开孔区域是多个孔洞。
30.如权利要求28所述的感光式半导体封装件的制法，其特征在于，该开孔区域是一方形区域。
31.如权利要求19所述的感光式半导体封装件的制法，其特征在于，该管脚上的凹部是一阶梯结构。
32.如权利要求19所述的感光式半导体封装件的制法，其特征在于，该透光单元是一玻璃片。
33.如权利要求19所述的感光式半导体封装件的制法，其特征在于，该透光单元是一红外线滤光片。
34.如权利要求19所述的感光式半导体封装件的制法，其特征在于，该透光单元是一透光材料涂布层。
35.如权利要求19所述的感光式半导体封装件的制法，其特征在于，该芯片是为一作用表面上具有感光区的感光式芯片。
36.如权利要求19所述的感光式半导体封装件的制法，其特征在于，该芯片的作用表面与该多条管脚是以焊线进行电性连接。
37.一种导线架，其特征在于，该导线架包括：
芯片座，包括至少一凹设区域；以及
多条管脚，其接近该芯片座的一端是分别形成有至少一凹部；
其中，该芯片座的凹设区域与该管脚的凹部是在模压工序中填充满一封装胶体，供芯片接置该芯片座上时，其非作用表面是至少有部份接置在该凹设区域上方的封装胶体上而不与该凹设区域接触。
38.如权利要求37所述的导线架，其特征在于，该凹设区域是一半蚀刻区域。
39.如权利要求37所述的导线架，其特征在于，该凹设区域是一压印区域。
40.如权利要求37所述的导线架，其特征在于，该凹设区域是形成在该芯片座的中央。
41.如权利要求37所述的导线架，其特征在于，该凹设区域是形成在该芯片座的周围。
42.如权利要求37所述的导线架，其特征在于，该凹设区域是一多边形凹设区域。
43.如权利要求37所述的导线架，其特征在于，该凹设区域是一十字形凹设区域。
44.如权利要求37所述的导线架，其特征在于，该凹设区域是一圆形凹设区域。
45.如权利要求37所述的导线架，其特征在于，该凹设区域上是再形成有至少一开孔区域。
46.如权利要求45所述的导线架，其特征在于，该开孔区域是多个孔洞。
47.如权利要求45所述的导线架，其特征在于，该开孔区域是一方形区域。
48.如权利要求37所述的导线架，其特征在于，该管脚上的凹部是一阶梯结构。
CNB2003101238860A 2003-12-30 2003-12-30 感光式半导体封装件及其制法以及其导线架 Expired - Fee Related CN1284231C (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CNB2003101238860A CN1284231C (zh) 2003-12-30 2003-12-30 感光式半导体封装件及其制法以及其导线架

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CNB2003101238860A CN1284231C (zh) 2003-12-30 2003-12-30 感光式半导体封装件及其制法以及其导线架

Publications (2)

Publication Number Publication Date
CN1635632A CN1635632A (zh) 2005-07-06
CN1284231C true CN1284231C (zh) 2006-11-08

Family

ID=34844896

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB2003101238860A Expired - Fee Related CN1284231C (zh) 2003-12-30 2003-12-30 感光式半导体封装件及其制法以及其导线架

Country Status (1)

Country Link
CN (1) CN1284231C (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103545322A (zh) * 2012-07-13 2014-01-29 原相科技股份有限公司 嵌入式非透镜透光封装的光学装置
CN106206756B (zh) * 2016-09-30 2018-03-02 深圳成光兴光电技术股份有限公司 一种光敏管与滤光片组合封装结构及其加工工艺

Also Published As

Publication number Publication date
CN1635632A (zh) 2005-07-06

Similar Documents

Publication Publication Date Title
US7410836B2 (en) Method for fabricating a photosensitive semiconductor package
US6353257B1 (en) Semiconductor package configuration based on lead frame having recessed and shouldered portions for flash prevention
JP3630447B2 (ja) 固体撮像素子の製造方法
US6358773B1 (en) Method of making substrate for use in forming image sensor package
US20050148117A1 (en) Method for fabricating a flash-preventing window ball grid array semiconductor package
JP6603982B2 (ja) リードフレーム、樹脂付きリードフレーム、樹脂パッケージ、発光装置及び樹脂パッケージの製造方法
EP2282327A2 (en) Manufacturing method for molding image sensor package structure and image sensor package structure thereof
US6864423B2 (en) Bump chip lead frame and package
US20040217450A1 (en) Leadframe-based non-leaded semiconductor package and method of fabricating the same
US20030193018A1 (en) Optical integrated circuit element package and method for making the same
CN1284231C (zh) 感光式半导体封装件及其制法以及其导线架
US20030003628A1 (en) Lead frame and method for fabricating resin-encapsulated semiconductor device
US20010045630A1 (en) Frame for semiconductor package
CN102779761A (zh) 用于封装半导体管芯的引线框架和方法
CN1450614A (zh) 制造陶瓷芯片封装的方法
US7358598B2 (en) Process for fabricating a semiconductor package and semiconductor package with leadframe
US20020079438A1 (en) Image sensor package and substrate thereof
CN1152429C (zh) 封装影像感测芯片及其封装方法
JP5684631B2 (ja) Ｌｅｄパッケージ用基板
US9293395B2 (en) Lead frame with mold lock structure
CN2899114Y (zh) 叠置式芯片封装结构
CN2492944Y (zh) 晶片尺寸模压封装装置
CN1354507A (zh) 具溢胶防止结构的半导体封装件及其制法
JP2002261199A (ja) 半導体パッケージおよび半導体パッケージ製造用金型
JPH10209330A (ja) Ｂｇａ型中空半導体パッケージ

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
C17 Cessation of patent right
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20061108

Termination date: 20100201