CN1258219C - 双自行对准硅化物制造方法 - Google Patents

Abstract

一种双自行对准硅化物制造方法，其包括在基底上形成掩模层，而基底上已形成有第一晶体管与第二晶体管，且第一晶体管的栅极的上表面略高于第二晶体管的栅极的上表面。接着图案化掩模层以暴露出第二晶体管的栅极、源极与漏极，再分别于第二晶体管的栅极、源极与漏极之上以自行对准硅化物制造方法来形成第一金属硅化物。然后在基底上形成介电层，且使其上表面高于第一晶体管的栅极的上表面。去除高于第二晶体管栅极上表面的介电层，以暴露出第一与第二晶体管的栅极上表面。再以自行对准硅化物制造方法于第一晶体管的栅极上表面形成第二金属硅化物。

Description

双自行对准硅化物制造方法

技术领域

本发明涉及一种半导体集成电路的制造方法，尤其是涉及一种双自行对准硅化物(dual salicide)的制造方法。

背景技术

对由内存与逻辑电路组成的集成电路来说，如何同时实现内存与逻辑电路的不同电性要求，并使所需增加的掩模数为最少，一直是个重要的技术议题。对于位于内存区的晶体管而言，最重要的是如何避免漏电流的发生，以降低再补充(refresh)频率，才能提高内存的操作效率。所以，其优先考虑的是降低源极/漏极的漏电流，而非降低内存的晶体管的源极/漏极的片电阻(sheetresistance)。而对于位于逻辑电路区的晶体管而言，因为逻辑电路侧重的是高速运算能力，因此其晶体管的电性要求为低电阻高电流，从而降低其晶体管的源极/漏极的片电阻为其优先考虑。

一般来说，金属硅化物具有比掺杂硅材低的电阻值。金属硅化物可以用化学气相沉积法来形成，如硅化钨，或者是用自行对准硅化物制造方法(self-aligned silicide；salicide)在硅材上形成，如硅化钛与硅化钴等。所以金属硅化物常被用来降低源极/漏极与栅极的电阻。但是如何有效地运用自行对准硅化物制造方法，来同时选择性地降低内存区与逻辑电路区晶体管的源极/漏极与栅极的电阻，以符合内存区与逻辑电路区对于晶体管的不同电性的特别要求，是目前待解决的一个问题。

发明内容

针对上述技术问题，本发明的目的在于提供一种双自行对准硅化物制造方法，以有效地运用自行对准硅化物制造方法来同时选择性地降低内存区与逻辑电路区晶体管的源极/漏极与栅极的电阻，以符合内存区与逻辑电路区对于晶体管的不同电性的特别要求。

为实现上述目的，本发明在于提供一种双自行对准硅化物制造方法，其包括在基底上形成掩模层，而基底上已形成有第一晶体管与第二晶体管，且第一晶体管的栅极的上表面略高于第二晶体管的栅极的上表面。接着图案化掩模层以暴露出第二晶体管的栅极、源极与漏极，再分别于第二晶体管的栅极、源极与漏极之上以自行对准硅化物制造方法来形成第一金属硅化物。然后在基底上形成介电层，且使其上表面高于第一晶体管的栅极的上表面。去除高于第二晶体管栅极上表面的介电层，以暴露出第一与第二晶体管的栅极上表面。再以自行对准硅化物制造方法来形成第二金属硅化物于第一晶体管的栅极上表面。

按照本发明一实施例，先在基底上形成掩模层，而基底上已经形成有第一晶体管、第二晶体管与第三晶体管，且第一晶体管的栅极的上表面略高于第二与第三晶体管的栅极的上表面。接着图案化掩模层以暴露出第二晶体管的栅极、源极与漏极。再接着以自行对准硅化物制造方法来形成第一金属硅化物分别于第二晶体管的栅极、源极与漏极之上。然后在基底上形成介电层，且使其上表面高于第一晶体管的栅极的上表面。去除高于第二与第三晶体管栅极上表面的介电层，以暴露出第一、第二与第三晶体管的栅极上表面，再以自行对准硅化物制造方法来形成第二金属硅化物分别于第一与第三晶体管的栅极上表面。

按照本发明另一实施例，先在基底上形成掩模层，而基底上已经形成有第一晶体管、第二晶体管与第三晶体管，且第一晶体管的栅极的上表面略高于第二与第三晶体管的栅极的上表面。接着图案化掩模层以暴露出第二晶体管的栅极、源极与漏极。再接着以自行对准硅化物制造方法来形成第一金属硅化物分别于第二晶体管的栅极、源极与漏极之上。然后在基底上形成介电层，且使其上表面高于第一晶体管的栅极的上表面。去除高于第二与第三晶体管栅极上表面的介电层，以暴露出第一、第二与第三晶体管的栅极上表面。接着于基底上形成第二掩模层，并图案化第二掩模层以暴露出第一晶体管的栅极上表面。再以自行对准硅化物制造方法来形成第二金属硅化物于第一晶体管的栅极上表面。

上述中，如果第一晶体管位于内存区，那么第二与第三晶体管则位于逻辑电路区。第一与第二金属硅化物比如可以是硅化钛、硅化钴或硅化镍。去除高于第二与第三晶体管栅极上表面的介电层的方法比如可以是化学机械研磨法再加上回蚀法。

综上所述，本发明利用不同区域间的栅极高度差异，配合化学机械研磨法与回蚀法的特性，实现可以使位于不同区域的晶体管的栅极、源极与漏极可以选择性地分别形成或不形成金属硅化物，从而实现内存与逻辑电路区对其晶体管的不同电性需求。

附图说明

为了能更进一步了解本发明为实现预定目的所采取的技术手段及其效果，请参阅以下有关本发明具体实施例的详细说明与附图，然而所附附图仅提供参考和说明用，并非用来对本发明加以限制。

附图中，

图1A-1D是按照本发明一实施例的一种双自行对准硅化物制造方法的制造流程剖面图；

图2A-2C是按照本发明另一实施例的一种双自行对准硅化物制造方法的制造流程剖面图。

具体实施方式

请参阅图1A-1D，其为依照本发明一实施例的一种双自行对准硅化物制造方法的制造流程剖面图。

请参阅图1A，在基底100上以热氧化法形成栅氧化层105，然后在基底100上的不同区域形成晶体管110a、110b与110c。晶体管110a、110b与110c分别由栅极115a、115b、115c与源极/漏极120a、120b、120c组成，其中栅极115a上表面略高于栅极115b、115c的上表面。栅极115a、115b、115c的材质为多晶硅。

接着分别在栅极115a、115b、115c的侧壁上形成间隙壁125，再于基底100上形成共形(conformal)的掩模层130。掩模层130的形成方法比如可以是化学气相沉积法，而其材质比如可以是氧化硅。

请参阅图1B，图案化掩模层130以暴露出晶体管110b的栅极115b与源极/漏极120b的表面，而图案化的方法可以是光刻蚀刻法。然后在晶体管110b的栅极115b与源极/漏极120b的表面上，以自行对准硅化物制造方法，形成金属硅化物135，以降低其电阻。金属硅化物135的材质比如可以是硅化钛、硅化钴或硅化镍。

请参阅图1C，在基底100上形成介电层140，且其厚度大于栅极115a的高度。介电层140的材质比如可以是氧化硅，而其形成方法比如可以是高密度等离子化学气相沉积法(high-density plasma chemical vapor deposition；HDPCVD)。接着去除高于栅极115b、115c部分的介电层140以同时暴露出栅极115a、115b、115c的上表面，去除的方法，可以是化学机械研磨步骤与回蚀步骤。然后在栅极115a、115c的上表面以自行对准硅化物制造方法形成金属硅化物145、150。同样地，金属硅化物145、150可为硅化钛、硅化钴或硅化镍。

请参阅图1D，在基底100上涂布一层光阻(图上未示出)，再实施光刻步骤，将其图案化以暴露出金属硅化物150。接着依序移除金属硅化物150与光阻，然后形成介电层150。介电层150的材质比如可以是氧化硅，而其形成方法，可为等离子增强式化学气相沉积法(plasma enhanced chemical vapordeposition；PECVD)。而后续的制造方法为熟悉此技术领域的人所了解，故在此省略。

请参阅图2A-2C，其是依照本发明另一实施例的一种双自行对准硅化物制造方法的制造流程剖面图。

图2A-2B所表示的制造方法的步骤和图1A-1B类似，因而在此不赘述。而图2A-2B上的标号与比其小100的图1A-1B上标号，具有相同的含义。

请参阅图2C，在基底200上形成介电层240，其材质可为氧化硅，而其形成方法比如可以是HDPCVD。然后去除高于栅极215b、215c上表面的介电层240以同时暴露出栅极215a、215b、215c的上表面，去除的方法比如可依序为化学机械研磨步骤与回蚀步骤。

在基底上形成掩模层245，将其图案化以使其只有覆盖在栅极215c之上。掩模层245比如可以是氧化硅层，而其形成方法可为化学气相沉积法。接着在栅极215a的表面上以自行对准硅化物制造方法形成金属硅化物250。同样地，金属硅化物250可为硅化钛、硅化钴或硅化镍。

上述的晶体管110a、210a可设于内存区，晶体管110b、110c、210b、210c可设于逻辑电路区。所以由上述本发明较佳实施例可知，应用本发明的方法，可选择性地在晶体管110b、210b的栅极115b、215b与源极/漏极120b、220b上皆形成金属硅化物135、235，使其栅极、源极与漏极的电阻大幅降低，以符合逻辑电路区的快速运算的需求。只在晶体管110a、210a的栅极115a、215a上形成金属硅化物145、250，如此可降低其栅极电阻，但是又让其源极与漏极不会因为形成金属硅化物而增加产生漏电流的机会，符合内存降低再补充频率的要求。而若有其它需求，不希望在晶体管的栅极、源极与漏极上形成金属硅化物，则如晶体管110c、210c的状况。

因为光刻步骤决定了各层薄膜的图案与掺质的区域，可以说是整个半导体制造方法中，最举足轻重的部分。一个半导体制造方法的困难复杂程度通常是以所需的光刻次数或是掩模数量来表示的。因此本发明所提供的方法在第1C、2C图中巧妙地利用栅极115a与栅极115b、115c以及门极215a与栅极215b、215c之间的高度差，而能省略一次光刻步骤，也就是可以少用一个掩模，这能使生产成本下降而合格率提高。

虽然本发明的具体实施方式说明如上，但是上述实施例不是用来限定本发明，任何熟悉此技术领域的人，在不脱离本发明的构思和范围内，可作各种变更与润饰，因此本发明的保护范围应当以所附的权利要求所界定的范围为准。

Claims (18)

1、一种双自行对准硅化物制造方法，该制造方法包括：

在一基底上形成一掩模层，该基底上已形成有一第一晶体管、一第二晶体管与一第三晶体管，该第一晶体管的栅极的上表面略高于该第二与第三晶体管的栅极的上表面；

图案化该掩模层以暴露出该第二晶体管的栅极、源极与漏极；

以自行对准硅化物制造方法分别在该第二晶体管的栅极、源极与漏极之上形成第一金属硅化物；

在该基底上形成一介电层，该介电层的上表面高于该第一晶体管的栅极的上表面；

去除高于该第一、第二与第三晶体管栅极上表面的该介电层，以暴露出该第一、第二与第三晶体管的栅极上表面；以及

以自行对准硅化物制造方法分别在该第一与第三晶体管的栅极上表面形成第二金属硅化物。

2、根据权利要求1所述的双自行对准硅化物制造方法，其中该去除步骤包括一化学机械研磨步骤与一回蚀步骤。

3、根据权利要求1所述的双自行对准硅化物制造方法，其中该第一晶体管位于一内存区。

4、根据权利要求1所述的双自行对准硅化物制造方法，其中该第二与第三晶体管位于一逻辑电路区。

5、根据权利要求1所述的双自行对准硅化物制造方法，其中该第一与第二金属硅化物选自由硅化钛、硅化钴与硅化镍所组成的族群。

6、根据权利要求1所述的双自行对准硅化物制造方法，其中该介电层包括以高密度等离子化学气相沉积法所形成的氧化硅层。

7、根据权利要求1所述的双自行对准硅化物制造方法，其中该制造方法进一步包括：

在该基底上形成一光阻层；

图案化该光阻层，以暴露出该第三晶体管的栅极上的第二金属硅化物；以及

去除暴露出的第二金属硅化物。

8、一种双自行对准硅化物制造方法，该制造方法包括：

在一基底上形成一第一掩模层，该基底上已形成有一第一晶体管、一第二晶体管与一第三晶体管，该第一晶体管的栅极的上表面略高于该第二与第三晶体管的栅极的上表面；

图案化该第一掩模层以暴露出该第二晶体管的栅极、源极与漏极；

以自行对准硅化物制造方法分别在该第二晶体管的栅极、源极与漏极之上形成第一金属硅化物；

在该基底上形成一介电层，该介电层的上表面高于该第一晶体管的栅极的上表面；

去除高于该第一、该第二与第三晶体管栅极上表面的该介电层，以暴露出该第一、第二与第三晶体管的栅极上表面；

在该基底上形成一第二掩模层；

图案化该第二掩模层以暴露出该第一与第二晶体管的栅极上表面；以及

以自行对准硅化物制造方法在该第一晶体管的栅极上表面形成第二金属硅化物。

9、根据权利要求8所述的双自行对准硅化物制造方法，其中该去除步骤包括一化学机械研磨步骤与一回蚀步骤。

10、根据权利要求8所述的双自行对准硅化物制造方法，其中该第一晶体管位于一内存区。

11、根据权利要求8所述的双自行对准硅化物制造方法，其中该第二与第三晶体管位于一逻辑电路区。

12、根据权利要求8所述的双自行对准硅化物制造方法，其中该第一与第二金属硅化物选自由硅化钛、硅化钴与硅化镍所组成的族群。

13、根据权利要求8所述的双自行对准硅化物制造方法，其中该介电层包括以高密度等离子化学气相沉积法所形成的氧化硅层。

14、一种双自行对准硅化物制造方法，该制造方法包括：

在一基底上形成一掩模层，该基底上已形成有一第一晶体管与一第二晶体管，该第一晶体管的栅极的上表面略高于该第二晶体管的栅极的上表面；

图案化该掩模层以暴露出该第二晶体管的栅极、源极与漏极；

以自行对准硅化物制造方法分别在该第二晶体管的栅极、源极与漏极之上形成第一金属硅化物；

在该基底上形成一介电层，该介电层的上表面高于该第一晶体管的栅极的上表面；

依序执行一化学机械研磨步骤与一回蚀步骤以去除高于该第一与该第二晶体管栅极上表面的该介电层，以暴露出该第一与第二晶体管的栅极上表面；以及

以自行对准硅化物制造方法在该第一晶体管的栅极上表面形成第二金属硅化物。

15、根据权利要求14所述的双自行对准硅化物制造方法，其中该第一晶体管位于一内存区。

16、根据权利要求14所述的双自行对准硅化物制造方法，其中该第二晶体管位于一逻辑电路区。

17、根据权利要求14所述的双自行对准硅化物制造方法，其中该第一与第二金属硅化物选自由硅化钛、硅化钴与硅化镍所组成的族群。

18、根据权利要求14所述的双自行对准硅化物制造方法，其中该介电层包括以高密度等离子化学气相沉积法所形成的氧化硅层。

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