CN1252604A

CN1252604A - 存储器元件的测试电路

Info

Publication number: CN1252604A
Application number: CN 98123442
Authority: CN
Inventors: 简篇
Original assignee: United Microelectronics Corp
Current assignee: United Microelectronics Corp
Priority date: 1998-10-23
Filing date: 1998-10-23
Publication date: 2000-05-10
Anticipated expiration: 2018-10-23
Also published as: CN1121042C

Abstract

一种存储器元件的测试电路,至少包括:多个存储器单元;多个存储器测试电路,各耦接至一存储器单元,然后与存储器单元的存储数据比较,得一匹配信号的输出;一测试控制信号输入端,用以启动存储器测试电路,以对存储器单元作测试;以及一测试记录区,用以记录存储器单元的测试结果。因此,本发明提供一种能够大量节省半导体的测试方法,可将整个字线上的错误位,在一个时间脉冲周期内找出并记录,有效地增加处理效率。

Description

存储器元件的测试电路

本发明涉及一种存储器元件的测试电路，特别涉及一种利用内容可定址式存储器(CAM，Content Addressable Memory)来作为存储器元件的测试电路，用以节省测试时间。

当集成电路的存储器密度愈来愈大时，测试与修复所需的时间很长，相对地，也使得成本加重。在存储器的制造中，以往的做法是将每一个位都写入数据，然后再读出来。测试机本身有一存储器以记下写及读的数据模式，再将之一一比较，并找出错误的位。而其减少测试时间的方法，例如是用多位(Multibit)的测试模式，同时对4-8位进行测试，可将测试时间减少至约1/4或1/8左右。但是此种多位测试的方法却受到面积的限制，而无法使用于16位以上的同时测试。另外，在编号为0018-9200/89/1000-1184的IEEE杂志中，Kazutami Arimoto等人提到一种有关线模式测试(Line Mode Test)的方法，对于存储器的测试已有相当大的改善，可将测试时间减少至约1/1000左右。然而，此一方法，仅能在有任何一行位址中有错误位时才可测得，且无法适当地分辨输入与输出的结果，因此修补的效率较低，并非上述的结果，相对使得测试时间较长；并且必须多出一个焊垫(Pad)，且测试卡(ProbeCard)的制作与测试机台匹配较不易。

因此本发明的主要目的就是在提供一种能够大量节省半导体的测试与修复时间的测试电路，当在作读与比较数据时，将整个字线上的错误，可在一个时间脉冲周期内找出并修复；并且不需要额外的焊垫，只需利用芯片上原本所需的焊垫即可，使得测试时间更短、修补效率高，有效地改善传统的存储器测试方法。

根据本发明的目的，提出一种存储器元件的测试电路，至少包括：一字线；多个行位址；多个存储器单元，各用以存储一数据，并以字线与一行位址来控制存储器单元中的数据的存储，而得到一存储数据；多个数据线与互补数据线，各用以提供数据以存储于存储器单元中；多个存储器测试电路，各耦接至一存储器单元，用以接收数据线与互补数据线的数据，然后与存储数据比较，得到一匹配信号的输出；一测试控制信号输入端，用以启动存储器测试电路，以对存储器单元作测试；多个闩锁电路，各经由一晶体管的栅极耦接于匹配信号，同时在晶体管的漏极产生一反相电位电平的输出，并将反相电位电平闩锁住；以及多个反相器，各与反相电位电平耦接，然后输出至一比较结果输出端并记录测试结果。因此，本发明提供一种能够大量节省半导体的测试方法，可将整个字线上的错误位，在一个时间脉冲周期内找出并记录，有效地增加处理效率。

根据本发明的另一目的，提供一种存储器元件的测试电路，至少包括：多个存储器区块，每一存储器区块均至少包括有多个字线，每一字线均对应有多个行位址；多个数据线，各有一第一数据；多个存储器单元，各对应于一行位址，并有一存储数据；多个存储器测试电路，各耦接至一存储器单元，用以将存储器单元的存储数据与数据线的第一数据比较，然后得到一匹配信号的输出；一测试控制信号输入端，用以启动存储器测试电路，以同时对存储器单元作测试；以及一测试记录区，用以记录存储器单元的匹配信号。此目的可用以将测试结果得到的存储器错误信息记录下来，以省却原本每次导通字线所需的大量时间周期，更增加效率。

为让本发明的上述目的、特征、和优点能更明显易懂，下文特举一较佳实施例，并配合附图，作详细说明如下：

附图的简单说明：

图1依照本发明一较佳实施例的一种存储器元件测试电路图。

图2依照本发明上述存储器元件测试电路方块图。

图3依照本发明存储器元件测试电路时序图。

在一般的存储器中，通常包括有一些存储器区块，每一存储器区块中会以一些字线来控制存储器单元的存取。以一般的存储器为例，至少包括有字线、行位址、存储器单元与感测放大器。在本发明存储器元件测试电路中，更需以部分测试电路来作为存储器的测试。

参照图1，其依照本发明一较佳实施例的一种存储器元件测试电路图。如图1所示，存储器元件测试电路中的每一位例如是一存储器单元10，存储器单元10以字线WLj(j＝0，1，2…，为一存储器区块中各字线的序号)与行位址COLi(i＝0，1，2…，为各存储器单元10的序号)来控制数据的存储。行位址COLi的动作是由数据线DLi(i＝0，1，2…)与互补数据线DLi上的数据经由晶体管100与晶体管101来控制。读出放大器12是用以将存储器单元10中的电压与读出放大器12中的参考电压做比较，以决定存储器单元10中所储存的数据为“1”或“0”。存储器测试电路14以一测试控制信号TEST_EN来控制，并同时根据数据线DLi、互补数据线 DLi与行位址COLi来比对测试，然后产生一匹配信号 MATi(i＝0，1，2…)的输出，若是匹配信号 MATi的输出为低电位电平，表示存储器单元10为正常，若是匹配信号 MATi的输出为高电位电平，表示存储器单元10为错误。

当存储器单元10在作测试时，其步骤如下：

1.首先将测试控制信号TEST_EN致能(位于高电位电平)，并将预置电位Pre由低电位电平提升至高电位电平。原本当预置电位 Pre在低电位电平时，晶体管102位于导通状态，所以在比较结果输出端 Matchi会产生一低电位电平的输出。晶体管102为一预置电位控制装置，例如是以一PMOS所组成。在此，同时将预置电位 Pre提升至高电位电平，晶体管102关闭，便可使比较结果输出端 Matchi的输出开始由存储器测试电路14来控制，而不影响测试结果的记录。当比较结果输出端 Matchi的输出维持在低电位电平时，代表测试结果正常；若维持在高电位电平时，代表测试结果不正常。

2.将每一行位址COLi置于导通的状态，并根据数据线DLi与互补数据线 DLi上的数据，经由行位址COLi写入每一个位，例如是写入存储器单元10中，形成一存储数据。

3.当数据写入存储器单元10之后，将所有的行位址COLi关闭，使得存储器测试电路14可以对比存储器单元10的存储数据与数据线DLi或是互补数据线 DLi上的数据是否匹配。在此所使用的存储器测试电路14例如是由图中所示的4个NMOS所组成。

4.依序选取一字线WLj，并将字线WLj置于高电位电平，对整条字线上的每一存储器单元10作测试。同时并将原本写入存储器单元10的数据再输入至数据线DLi与互补数据线 DLi上。

5.存储器测试电路14对比存储器单元10的存储数据与数据线DLi或是互补数据线 DLi上的数据，然后将对比结果产生一匹配信号 MATi的输出。其对比方法如下说明：

(1)当数据线DLi的数据为1，亦即互补数据线 DLi上的数据为0时，此时因为存储器单元10的存储数据为1，且测试控制信号TEST_EN位于高电位电平，使得晶体管104与晶体管106均位于导通状态。因此，匹配信号 MATi的输出为低电位电平(NMOS位于导通状态的源极电位)。若是存储器单元10的存储数据有误，则晶体管104无法位于导通状态，因此匹配信号 MATi的输出为高电位电平，表示此一存储器单元10不正常。

(2)当数据线DLi的数据为0，亦即互补数据线 DLi上的数据为1时，此时因为存储器单元10的存储数据为0，且测试控制信号TEST_EN位于高电位电平，使得晶体管108与晶体管110均位于导通状态。因此，匹配信号MATi的输出为低电位电平。若是存储器单元10的存储数据有误，则晶体管108无法位于导通状态，因此使得匹配信号 MATi的输出为高电位电平，表示此一存储器单元10不正常。

6.匹配信号 MATi输出至晶体管112的栅极，例如是一NMOS晶体管的栅极，并在晶体管112的漏极产生一反相电位电平的输出。例如：当匹配信号 MATi的输出为低电位电平，则晶体管112关闭，而在晶体管112的漏极产生一高电位电平，并经由闩锁电路16将此电位电平维持住，所以经由反相器114之后，在比较结果输出端 Matchi的输出为低电位电平；若是匹配信号MATi的输出为高电位电平，则晶体管112导通，而在晶体管112的漏极产生一低电位电平，并经由闩锁电路16将此电位电平维持住，所以在比较结果输出端 Matchi的输出为高电位电平。所以当比较结果输出端 Matchi的输出为低电位电平时，代表存储器单元10为正常；若为高电位电平时，代表存储器单元10有错误。匹配信号 MATi经由晶体管112、闩锁电路16与反相器114，然后由比较结果输出端 Matchi输出，可避免影响存储器经过测试后的记录结果。

以此种方法，可以一次将整个字线的对比结果读出，便可得知哪些位有错误，而不需要对一个个位作比较，然后再作修复。并重复上述步骤，直到所有字线WLj上的各位的错误均读出为止。因此，若是在一个字线上有128个行位址，则测试时间为原来的1/128；若是在一个字线上有1024个行位址，则测试时间为原来的1/1024。

实际上，在作存储器元件测试时，包括有许多的存储器区块20。参照图2，其绘示依照本发明上述存储器元件测试电路方块图。所以在测试开始时，当一存储器区块20的测试控制信号TEST_ENk(k＝0，1，2…，为存储器区块的序号)致能后，产生下列的测试步骤：

1.在每一存储器区块20中选取一个字线WLj，每一字线WLj均有一对应的输出/输入控制信号IOj，此时将所有的行位址COLi置于导通的状态，并将数据写入每一个存储器单元10中。

2.当数据写入存储器单元10之后，将所有的行位址COLi关闭，然后开始测试。如上所述，每一存储器单元10均有一相对的匹配信号 MATi的输出。直到比较结果输出端 Matchi将此一存储器区块20的所有错误位的记录输出为止。并将结果经由输出缓冲器22输出至测试记录区24并记录。

3.继续对每一存储器区20选取下一个字线WLj，直到存储器的测试都结束为止，然后再对整个字线作熔丝修复(Fuse Repair)的工作。

其中，当存储器区块20作正常读写时，多路复用器26选择将输出/输入控制信号IOi的结果输出至输出缓冲器22；当存储器区块20开始作测试时，多路复用器26选择将比较结果输出端 Matchi的结果输出至输出缓冲器22。

在传统的方法中，正常的读写，是在某一存储器区块中一次对一字线作存取，然而本发明是同时对所有的存储器区块中的某一字线作读写，因此省却了分别对每个存储器区块的字线的读写时间。例如，传统方法的读写是在n个存储器区块中只选中某一个存储器区块的字线做读写，则需对n个存储器区块的字线逐一读写，共需做n次，而此法则只需做一次即可。

如上所述的测试步骤，在第一个时间脉冲周期中，便可将每一个字线的数据均写入以作对比；并且，在错误的信息读出之后，不需要再重新启动每一个字线WLj，只要将每一存储器区块20中的字线WLj的测试结果输出至测试记录区24以记录下来即可。因此，可以省却原本每次导通字线所需的测试时间周期，因为在更换每个存储器区块20中的字线的读取时，只要从比较结果输出端 Matchi面更换即可，如同在一般存储器的页位址模式中只需更换行位址即可一样。另外，由于每个错误的位都已记录下来，所以也不需要再通过一个个行位址去读取出。

综上所述，在本发明中，若是一个列位址上可以启动1024个位，那么便可将测试周期节省至1/1024；若是每一个列位址选通(Row Address Strobe，RAS)的时间周期为60纳秒(nS)，一般而言，比较结果输出端 Matchi的读出大约是在10nS以下，所以每一个存储器区块的比较结果输出端 Matchi的读出大约可以将读取时间节省到1/6左右。每个时间周期可省至1/6，且每个测试周期可省至1/1024，所以整个测试时间可大约节省至(1/6)×(1/1024)＝1/6144左右。有助于提高产品的生产率。

在上述测试过程中，若是需要用到较为繁复的测试模式时，只需将测试控制信号TEST_ENk接地，即可回复到正常的存储器芯片作业。

参照图3，其绘示依照本发明存储器元件测试电路时序图。在测试开始时，将存储器测试控制信号TEST_ENk(k＝0，1，2…，为存储器区块的序号)致能，由低电位电平上升至高电位电平；接着，在列位址Row ADD送出之后，当低致能列位址选通信号 RAS降至低电位电平时(例如约60纳秒左右)，将各存储器区块的字线导通，此时数据线DLi皆已将数据载入至存储器中；当低致能写入信号 Write降至低电位电平时，开始将数据写入存储器单元10中；最后，在比较结果之后，依序将存储器区块位址BAk(k＝0，1，2…，为存储器区块的序号)输出的同时(例如均为10纳秒)，并将测试结果OPk(k＝0，1，2…，为存储器区块的序号)输出。

因此，本发明的特征之一是在于提供一种能够大量节省半导体测试与修复时间的方法，可将整个字线上的错误位，在一个时间脉冲周期内找出并修复，有效地增加处理效率。

本发明的特征之二是将测试结果得到的存储器错误信息记录下来，以省却原本每次导通字线所需的大量时间周期，更增加效率。

虽然本发明已以一较佳实施例揭露如上，然其并非用以限定本发明，任何本领域的技术人员，在不脱离本发明的精神和范围内，当可作各种更动与润饰，因此本发明的保护范围应当以权利要求书所界定的范围为准。

Claims

1.一种存储器元件的测试电路，至少包括：

一字线；

多个行位址；

多个数据线与互补数据线，各用以提供一数据的存储；

多个存储器单元，各以该字线与该些行位址之一来控制该数据的存储，然后得到一存储数据；

多个存储器测试电路，各耦接至该些存储器单元之一，用以接收该数据，然后与该存储数据比较，而得到一匹配信号的输出；

一测试控制信号输入端，用以启动该些存储器测试电路，对该些存储器单元作测试；

多个闩锁电路，各经由一晶体管的栅极耦接于该匹配信号，同时在该晶体管的漏极产生一反相电位电平的输出，并将该反相电位电平闩锁住；以及

多个反相器，各与该反相电位电平耦接，然后输出至一比较结果输出端并记录测试结果。

2.如权利要求1所述的测试电路，其中所述存储器单元均对应有一读出放大器。

3.如权利要求1所述的测试电路，其中该晶体管是一NMOS。

4。如权利要求1所述的测试电路，还包括以一预置电位输入至一预置电位控制装置，该预置电位控制装置是用以使存储器测试结果由所述存储器测试电路来控制而不受影响。

5.如权利要求4所述的测试电路，其中该预置电位控制装置是一PMOS。

6.一种存储器元件的测试电路，用以对多个存储器区块作测试，所述存储器区块各至少包括有多个字线，所述字线各对应有多个行位址与存储器单元，该测试电路至少包括：

多个数据线与互补数据线，各对应于所述存储器单元之一，并各用以提供一数据的存储；

多个存储器测试电路，各耦接至所述存储器单元之一，用以接收该数据，并与所述存储器单元之一的一存储数据比较，而各得到一匹配信号的输出；

一测试控制信号输入端，用以启动所述存储器测试电路，并对所述存储器单元作测试；以及

一测试记录区，用以记录所述存储器单元的测试结果。

7.如权利要求6所述的测试电路，其中所述存储器单元均对应有一读出放大器。

8.如权利要求6所述的测试电路，还包括：

9.如权利要求8所述的测试电路，还包括以一预置电位输入至一预置电位控制装置，该预置电位控制装置是用以使存储器测试结果由所述存储器测试电路来控制而不受影响。

10.一种存储器元件的测试电路，至少包括：

多个数据线，各有一第一数据；

多个存储器单元，各有一存储数据；

多个存储器测试电路，各耦接至所述存储器单元之一，以将该些存储器单元的该存储数据与该些数据线的数据比较，得到一匹配信号的输出；

一测试控制信号输入端，用以启动所述存储器测试电路，以同时对所述存储器单元作测试；以及

一测试记录区，用以记录所述存储器单元的该匹配信号。

11.如权利要求10所述的测试电路，还包括以一字线与多个行位址来存储所述存储器单元的该存储数据。

12.如权利要求10所述的测试电路，还包括多个互补数据线提供与该第一数据互补的一第二数据。

13.如权利要求10所述的测试电路，其中所述存储器单元均对应有一读出放大器。